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原创 用generate for循环描述8位级联减法器&集成移位寄存器74161

2.集成移位寄存器74161。

2023-12-06 20:55:57 399 1

原创 用Verilog设计一个8位二进制加法计数器,带异步复位端口,进行综合和仿真。

点此处编译。

2023-10-16 22:39:35 3777 3

原创 Quartus中使用Modelsim仿真-找不到库?

强制删除文件夹powershell运行下方代码。

2023-10-01 15:30:03 836 9

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