system Verilog——类的封装

最新推荐文章于 2024-05-02 16:43:51 发布

凡先森～

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文章标签： fpga开发

本文链接：https://blog.csdn.net/weixin_65216087/article/details/124568493

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本文介绍了System Verilog中的类及其特点，类作为一种可以包含数据和方法的类型，允许用户创建复杂的数据类型并实现面向对象编程。在验证环境中，类用于构建验证组件，如stimulator、monitor和checker。类的成员包括构造函数、静态成员和非静态成员，this关键字用于明确当前对象的成员。System Verilog的类不同于C++，它提供了自动内存管理，无需定义析构函数。

摘要由CSDN通过智能技术生成

类是一种可以包含数据和方法（function，task)的类型。
例如一个数据包，可能被定义为一个类，类中可以包含指令、地址、队列ID、时间戳和数据等成员class Packet ;//class定义类类名 packet

class Packet ;//class定义类 类名 packet
//类 packet的成员
//数据或类属性
bit [3:0] command; bit [40:0] address; bit [4:0] master_id;
integer time_requested ;
integer time_ issued;
integer status;
typedef enum { ERR_OVERFLOW= 10，ERR_UNDERFLOW = 1123} PCKT_TYPE;
const integer buffer_size = 100;
const integer header_size;
//类 packet的成员方法new ();clean() ;issue_request； current_status
//初始化
function new ();
    command = 4' d0; address = 41'b0; master_id = 5'bx;   header_size = 10;
endfunction
//方法
//公共通道入口
task clean() ;
    command = 0; address = 0; master_id = 5'bx ;
endtask
task issue_request( int delay ) ;
    //向总线发送请求
endtask