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FPGA从vivado到vitis
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FPGA Verilog模块化设计入门篇一
FPGA模块化设计是一种重要的设计策略,能够显著提高FPGA设计的可重用性和灵活性。通过合理的模块划分、设计、实现和测试验证等步骤,可以构建出稳定可靠、易于维护和扩展的FPGA系统。在实施FPGA模块化设计时,应注意接口标准化、模块化程度、模块化测试和文档管理等关键问题。原创 2024-06-03 23:17:14 · 859 阅读 · 0 评论 -
FPGA verilog入门案例笔记一
Verilog 是一种功能强大的硬件描述语言,支持从简单的逻辑门到复杂的数字系统的建模。通过掌握其基本语法和用法案例,我们可以使用 Verilog 来设计和模拟各种数字电路和系统。希望本文提供的内容能帮助你更好地理解和使用 Verilog。原创 2024-06-03 22:58:34 · 1002 阅读 · 0 评论 -
FPGA DMA IP核使用指南
数据传输:支持从源地址到目标地址的数据传输。中断管理:提供中断信号,便于CPU处理传输完成事件。传输控制:支持传输大小、方向和暂停/恢复控制。原创 2024-05-30 20:17:20 · 1356 阅读 · 0 评论 -
FPGA时钟:驱动数字逻辑的核心
在FPGA(现场可编程门阵列)设计中,时钟信号是不可或缺的关键要素。时钟信号作为时序逻辑的心跳,推动着FPGA内部各个存储单元的数据流转。无论是实现复杂的逻辑运算还是处理高速数据流,都需要精确的时钟信号来保证时序的正确性和数据的准确性。本文将详细介绍FPGA时钟的基本概念、时钟电路结构原理以及时钟设计中的重要考量。原创 2024-05-28 23:33:42 · 841 阅读 · 1 评论 -
FPGA DMA技术分享(赋能高速数据处理的新动力介绍篇)
DMA技术,即直接内存访问技术,允许计算机内部的硬件子系统独立地直接读写系统内存,而无需CPU的介入。在FPGA中,DMA控制器扮演了关键角色,它负责管理数据在FPGA内部和外部存储器之间的传输。具体而言,DMA控制器通过地址总线、数据总线和控制寄存器与内存和其他外设进行通信,实现数据的高效传输。高效性:DMA控制器可以独立地进行数据传输,从而解放了CPU,使其能够专注于其他任务。这大大提高了系统的整体性能。原创 2024-05-28 20:28:15 · 1662 阅读 · 0 评论 -
FPGA状态机设计详解
• IDLE:初始状态,对输入的码流进行检测,若为1则跳转到状态A,则为0保留在该状态• A: 对输入的码流进行检测,若为0则跳转到状态B(10),则为1保留在该状态• B: 对输入的码流进行检测,若为0则跳转到状态C(100),则为1则跳转到状态A(101)• C: 对输入的码流进行检测,若为1则跳转到状态D(1001),则为0则跳转到状态IDLE(1000)• D: 对输入的码流进行检测,若为0则跳转到状态E(10010),则为1则跳转到状态A(10011)原创 2024-05-21 14:50:39 · 1091 阅读 · 0 评论 -
FPGA时序约束(解决满足建立和保持时间,最大时钟频率确定,避免时序违规,优化性能,支持多时钟域设计,支持异步接口等等问题)
FPGA时序约束是确保FPGA设计在各种操作条件下都能满足其时序要求的关键技术。通过合理设置和应用时序约束,设计者可以确保设计的正确性、稳定性和性能优化。在FPGA设计中,时序约束的应用体现在满足建立和保持时间、确定最大时钟频率、优化性能、支持多时钟域设计和支持异步接口等方面。通过案例分析,我们可以看到时序约束在实际设计中的具体实现方法。原创 2024-05-19 22:16:06 · 1296 阅读 · 0 评论 -
[Labtools 27-2223] Unable to connect to hw_server with URL(FPGA远程仿真器连接不上服务器问题)
1.查看电脑防火墙有没有关闭(确保电脑能与服务器ping通)FPGA远程仿真器连接服务器原因:(报错如下)3.重新编译生成.bin文件。2.可能线路没连接好。原创 2024-03-20 17:34:02 · 438 阅读 · 0 评论 -
FPGA AXI4总线信号介绍篇
AXI是一种总线协议,可以挂在多个master和slave: (1)AXI4:主要面向高性能地址映射通信的需求;(突发数据)(地址映射模式) (2)AXI4-Lite:是一个轻量级的,适用于吞吐量较小的地址映射通信总线;(无突发)(地址映射模式) (3)AXI4-stream:面向高速流数据传输(流模式)AXI4、AXI4-LITE总线信号组成:写地址通道、写数据通道、写响应通道、读地址通道、读数据通道。原创 2024-03-07 16:39:57 · 772 阅读 · 1 评论 -
FPGA AXI4总线操作教程
AXI总线是一种基于数据包传输的接口,它采用主从设备模式进行通信。主设备负责发起数据传输请求,而从设备则响应这些请求,完成数据传输。AXI总线支持多种数据传输模式,包括单向和双向传输,以及不同的数据宽度和突发长度。下面是关于AXI总线数据宽度和地址宽度的初始化代码。AXI总线作为一种高性能、低延迟的片上系统接口标准,为现代数字系统设计提供了强大的支持。通过掌握AXI总线的基本操作和关键概念,读者可以更好地利用AXI总线实现高效、可靠的数据传输和控制功能。原创 2024-03-07 16:04:43 · 1075 阅读 · 0 评论 -
FPGA 移位运算与乘法
已知d为一个8位数,请在每个时钟周期分别输出该数乘1/3/7/8,并输出一个信号通知此时刻输入的d有效(d给出的信号的上升沿表示写入有效)原创 2024-01-14 16:33:10 · 859 阅读 · 0 评论 -
FPGA边沿检测
有一个缓慢变化的1bit信号sig,编写一个程序检测a信号的上升沿给出指示信号rise,当sig信号出现下降沿时给出指示信号down。注:rise,down应为单脉冲信号,在相应边沿出现时的下一个时钟为高,之后恢复到0,一直到再一次出现相应的边沿。原创 2024-01-13 17:46:01 · 440 阅读 · 0 评论 -
添加ILA ip核以后编译会报[CRC RECP-1582] 借误
不能直接括双向10满口加到观原列限,会报懂,你可以播2c_h模决的sda_n,sd_d,sda_out三个信号分别进来观康。原创 2024-01-12 14:09:26 · 389 阅读 · 0 评论 -
FPGA图形化前仿真
1.创建HDL wrapper;2.要是该文件不是顶层(set as top),则需要把文件置于顶层。原创 2024-01-11 13:26:19 · 905 阅读 · 0 评论 -
vivado图形化设计篇
vivado图形化设计篇原创 2024-01-10 13:24:51 · 648 阅读 · 0 评论 -
xilinx入门操作
(7)这里可以加入用编写的文件,或者重新创建;不过这些操作也可以在工程内部加,此处略过,需要时再加。(10)选择所需要操作的芯片型号,不过,这个在工程内部也可以改动的(重点);(1)点击create project 创建工程;(3)填写项目名字,项目要存放的位置(重点);原创 2024-01-09 13:46:02 · 480 阅读 · 0 评论