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RSS订阅原创 汇编程序语言设计
DOS功能调用DOS功能调用中的4CH号调用，其功能是结束当前程序，返回DOS，其调用方法是在程序结束前加入一下两条指令MOV AH,4CHINT 21H用汇编语言程序实现C = A + B对汇编程序语言结构的说明，分段结构，至少包含代码段变量的定义，通常在数据段和附加段完成堆栈段主要用于存放需要保护的数据，ASSUME伪指令指明程序逻辑段和存储器物理段之间的对应关系，但没有建立对应关系用END伪指令结束整个源程序。关系运算符：相等操作对象：数值或统一逻辑段地址。
2023-11-26 10:20:05
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原创 指令系统基本知识
指令格式操作码|地址码前缀操作码寻址方式位移量立即数按照操作数的存放位置，操作数可以分为立即数操作数，寄存器操作数和存储器操作数 3类立即数操作数：立即数存放在存储器的代码段，是指令的一部分。立即数操作数只能作为源操作数，不能作为目的操作数。寄存器操作数：寄存器操作数存放在CPU内部的寄存器中，指令执行时无需访问存储器，指令的执行速度快，寄存器操作数在指令中既可以作为源操作数，也可以作为目的操作数。
2023-11-25 14:38:35
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原创 微处理器的基本知识
微处理器简称MP,uP,式微型计算机的中央处理器CPU，由运算器控制器和寄存器组成（协助运算器和控制器），主要功能是具有算术运算和逻辑运算的功能；控制：能发出控制信号，支配整个微机系统的工作，是微型计算机的核心。
2023-11-22 23:55:09
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原创 微型计算机基础
二进制B;十进制D；十六进制H;位置表示法：权：在位置表示法中每一个数位上1表示数值的大小基数：相邻两位中高位的权与低位的权之比系数：各个数位上的数字。
2023-11-20 18:47:36
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原创 第一章 网络系统结构与设计基本原则
从逻辑功能上分为资源子网和通信子网。资源子网负责全网数据处理业务，负责向网络用户提供各种网络资源和网络服务。通信子网负责网络数据传输，转发等通信处理任务，有通信控制处理机，通信线路和其他通信设备组成。
2023-08-09 16:07:19
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原创 FPGA实现流水灯的实验
依次点亮板载的 4 个 LED 灯，实现流水灯的效果，两灯之间点亮间隔为 0.5s，LED 灯 一次点亮持续时间 0.5s。
2023-07-10 20:52:44
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原创 利用FPGA板载资源实现分频器
而我们用这种分频的方式产 生的 clk_out 信号并没有连接到全局时钟网络上，但 sys_clk 则是由外部晶振直接通过管脚 连接到了 FPGA 的专用时钟管脚上，自然就会连接到全局时钟网络上，所以在 sys_clk 时钟 工作下的信号要比在 clk_out 时钟工作下的信号更容易在高速系统中保持稳定。
2023-07-06 15:29:14
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原创 数字电路层次化设计之全加器
自底向上的设计是一种传统的设计方法，对设计进行逐次划分的过程是从存在的基本 单元出发的，设计树最末枝上的单元要么是已经构造出的单元，要么是其他项目开发好的 单元或者是可外购得到的单元。在自底向上建模方法中，我们首先对现有的功能块进行分 析，然后使用这些模块来搭建规模大一些的功能块，如此继续直至顶层模块。自上而下的设计是从系统级开始，把系统分为基本单元，然后再把每个单元划分为下 一层次的基本单元，一直这样做下去，直到直接可以用 EDA 元件库中的原件来实现为止。设计全加器来感受层次化设计的方法。
2023-07-04 13:01:10
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原创 Verilog 模块的基本概念
结合多路选择器的电路结构我们来分析一下代码。输出out是a还是b取决于sl是高电平还是低电平当控制信号的sl为非（低电平0）时out输出为a否则为b，always@(sl or a or b)表示只要信号sl,a,b只要其中之一发生变化就执行后面的if语句。通过连续赋值语句描述了一个名为adder的三位加法器。例2：用带有与非门的二选一多路选择器的Verilog HDL程序描述。例4，通过连续赋值语句描述一个3位加法器的Veriog程序。#1，#2表示门输入到门输出的延迟时间为1或2各单位。
2023-05-13 20:55:12
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原创 FPGA入门学习
首先说明一下，我的所有有关FPGA学习的内容是有关野火教程的一些总结和自己的一些感悟，想通过每次学习完的感悟，来记录有关FPGA的相关知识，来帮助一些和我一样的初学者来探索FPGA。目前我没有相应的FPGA开发板，所以我从FPGA的硬件编译语言出发，接下来的几部分我会总结有关Verilog语言的基本语法。仅限于我们最常用的基本语法。本着分享的态度和大家一起交流学习，老石谈芯给了一个初学者入门FPGA的学习路线，在这里也分享给大家。
2023-05-03 23:00:51
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空空如也
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