他从晨雾中走来

原创 用excel统计PRBS7的不重复码

用excel表格能统计和记录大量数据。这里以初始码1010101为例，给出不重复的127个PRBS7码，至此循环。该表以用cadence验证成功，可以供予参考。

原创 virtuoso快捷键总结

做反向的时候，通常拿到的电路是方括号而且端口全是inout类型，我们可以使用快捷键2启动命令将方括号替换尖括号，但是当这种带方括号的线多起来以后，用这个命令会发生线错位。

原创 电压时间转换器

因此，VTC输出电压VOUT的脉冲宽度与VTC的模拟输入电压VIN成正比

原创 射频微电子学自存笔记

原创 用ADS软件的Smith圆图求解传输线阻抗匹配问题

（有必要说明一下，该软件中的smith圆图标注的角度一圈为180°而非360°，所以电长度虽然为2βd，但是由于这个原因，算出来还要除以2，那么这里直接计算βd，得出的角度即为需要旋转的角度。顺时针为向远离负载阻抗方向，逆时针为向接近负载阻抗方向）第二步，将负载阻抗经传输线得到的阻抗与30欧姆电阻并联，也就是在第一步基础上运用左侧palette栏的第四排第二个工具（并联电阻的模型），设电阻值为30Ω，得到阻抗值为50*（0.4+0.096j）=20+4.8j，与手算结果吻合。

原创 我的组会内容分享（部分）CDR+CTLE+DFE

在串行IO系统中，时钟分配是一个非常重要的问题。最早的时候，发送端和接收端使用一个共同的时钟，都可以实现有效传输，但是数据速率到达100MHZ以后，效果就非常差。这时候出现两种主流的时钟分配方案。一种是转发时钟，一种是嵌入式时钟。左图是转发时钟的串行接口系统的一个示意图，它将发送端的时钟通过一个转发时钟通道转发给接收端。由于转发时钟被通道衰减，因此在接收端需要良好的时钟接收放大器，并且由于存在时钟偏斜，而时钟偏斜会限制前向时钟I/O性能 ，因此需要去偏斜电路以允许更大的数据速率。但是还有一些缺点，比如说驱动

原创 verilog自存笔记

verilog---chapter1 入门指南

原创 ADC中的时钟占空比校正电路(原理）

一个理想的时钟信号，我们期待它的占空比是50%。但是时钟信号在传输过程中，会由于驱动器结构或尺寸不对称，对时钟信号上升沿与下降沿的影响失配，导致时钟信号经过传输后其占空比会发生失真。文献[1]指出理想的时钟信号占空比为50%，可以认为它的直流分量为高低电平的平均值。用数字校正方法实现的DCC电路，虽然可以快速进行校正，但这种方法会增加抖动，降低ADC的精度，使用较大的芯片面积，消耗巨大功耗，此外，电路相当复杂。占空比校正电路就是执行单元，通过固定某一个沿，调节另一个沿的延时来达到调制占空比的目的。...

原创 CADENCE使用的技巧与常见问题处理

2022.4.12遇到的问题是，跑仿真时，出了error，内容是例如“The instance 'I0' is referencing an undefined model or subcircuit,'XXX'"。解决方案有两