这周介绍的是电压时间转换器。
电路构成:VTC(voltage-to-time converter)用于将电压信号映射到时域信号。VTC由缺流反相器/饥饿型反相器(current-starved inverter)、电容、反相器组成。缺流反相器由晶体管MP1、MN1、MN2构成,其充电或放电电流由电流源MN2、负载电容C1控制。
电路原理分析:
- 当CLK低时,晶体管MP1导通,晶体管MN1关闭,电路处于预充电阶段。电压VC被预充到VDD。
- 当CLK高时,晶体管MN1导通,电路正常工作。通过控制晶体管MN2的栅级电压VIN【图中为VOUT/VREF】改变MN2晶体管的放电电流,从而确定VC的放电速率,VC渐渐放电为零。将VC输入给反相器,当VC小于逆变器的阈值电压(VTH,INV)时,VTC的输出电压VOUT【图中为VT1/VT2】为高。
- 占空比为50%的标准时钟CLK的脉冲时间为定值。若VIN较小,VC放电速度较慢,经过较长时间才降为0,则在CLK有效期间(高有效),VC为0的时间就较短,VOUT为1的时间较短,脉冲窄。同理,若VIN较大,VC放电速度较快,经过较短时间就降为0,则在CLK有效期间(高有效),VC为0的时间就较长,VOUT为1的时间较长,脉冲宽。因此,VTC输出电压VOUT的脉冲宽度与VTC的模拟输入电压VIN成正比。如果VIN较大,VOUT具有较高的占空比。论文中是利用这个VTC的原理通过比较输出电压的脉冲宽度去比较两个模拟信号大小。
时序分析:图中比较了VOUT和VREF的大小。可以看出参考电压为定值,假设VOUT的波形如图所示,渐渐变大。在VOUT小于VREF时,栅级电压为VOUT时VC1降为0的过程比栅级电压为VREF时VC2降为0的过程长,因为CLK固定脉冲长度,VC1为0的时间比VC2为0的时间短。经过一个反相器后,则VTC的输出电压VT1的占空比D1,1比输出电压VT2的占空比D2,1小。图中还分析了VOUT大于VREF后的情况,同理分析,得到D1,2大于D2,2。
参考来源:Lin J H, Yang S H, Muniandi B, et al. A high efficiency and fast transient digital low-dropout regulator with the burst mode corresponding to the power-saving modes of DC–DC switching converters[J]. IEEE Transactions on Power Electronics, 2019, 35(4): 3997-4008.