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FPGA技术提高篇
文章平均质量分 64
MeiMeiXinXin
专注于网络技术、Java后端技术、前端技术、嵌入式行业(单片机开发、FPGA开发、DSP开发)的技术经验文章分享,希望大家多多支持!
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Versal GTY - 如何在 IP 集成器中将单工 TX / RX 核合并到多个 Quad
要为 Versal 的多个 Quad 创建收发器设置,建议从 Transceiver Bridge IP 开始,在其中选择所需的设置,然后交由 Vivado 通过块自动化设置来为此设置创建必要的 Quad。此设置将采用单个含 12 条通道的 Aurora RX 核(12Gbps 和 RPLL)和 3 TX 核(各含 4 条通道)。如果要使用另一个 Quad 的各条通道,则需要手动更改到另一个四通道的连接(已高亮)以及时钟信号和控制信号。可看到,块自动化设置会选择下一个 Quad 以连接 4 条通道。原创 2023-06-29 22:08:19 · 160 阅读 · 1 评论 -
如何解决 MPSoC 万兆以太网应用中 UDP 接收丢包问题
重新测试后结果如上图所示,丢包率大大降低,实际传输速度也达到了设定值,使用 mpstat 命令监控传输期间的 CPU 状况,发现 CPU0 的软中断占用时间降低,而 CPU1~3 的软中断占用升高,可以看出实现了负载的分配,但是从总体来看,四个 CPU 的总负载升高,说明 RFS 还是有一定的额外工作开销。在本文的测试中 Board side 上运行了三个 iperf 服务端在三个 CPU 上,RFS 可以将发给某个服务端的数据包的部分处理工作交给这个服务端对应的 CPU 执行,以此平衡工作负载。原创 2023-06-29 22:04:40 · 213 阅读 · 1 评论 -
Versal System Monitor (Sysmon):过热告警行为
此问题在 Vivado 2021.2 中已得到修复,OT 告警默认将通过“Error Management”(错误管理)发出 SRST。在 CIPS GUI 中已对 Versal System Monitor 过热 (OT) 告警进行了说明。在低于 Vivado 2021.2 的版本中,可对此问题采用如下变通方法,即更新 pmc_data.cdo 文件来手动更改错误响应。但在 Vivado 2021.1.2 及更低的版本中,当 OT 断言有效时,Vivado 并不会自动实现错误响应。原创 2023-06-29 22:03:46 · 86 阅读 · 0 评论 -
在Vitis中通过 PSU DDR 执行 MicroBlaze 应用
此操作适用于硬件配置。我们可以使用“Generate the Output Products”(生成输出文件)、“Create the HDL wrapper”(创建 HDL 封装文件)和“Generate the Bitstream”(生成比特流),然后导出硬件。最适合我们的用例的配置为“01”,其中 MicroBlaze 将保持处于复位状态,直至我们准备就绪为止。退出复位时,MicroBlaze 将从 MicroBlaze 配置中的 C_BASE_VECTORS 参数内指定的存储器地址提取其指令。原创 2023-06-29 22:02:54 · 200 阅读 · 1 评论 -
Vivado Hardware Debug 技巧-如何在 IBERT 眼图上添加模板
IBERT 完成设置后,单击 Generate Bitstream 生成 Bit 文件,并下载到器件。在 Vivado 的 IP Catelog 中找到 IBERT,此处以 UltraScale Plus 系列的 GTY 为例,注意 Versal GTM 不再单独提供 IBERT,需要通过 GT Wizard 来实现。标准协议的规范中一般都对眼图模板都有详细的规定,使用 IBERT 完成眼图扫描后,通过设置一些参数,即可让 Vivado 自动将模板画到眼图上,具体操作步骤如下。a. 打开眼图模板属性。原创 2023-06-29 22:03:10 · 492 阅读 · 1 评论