第1章 Xilinx新一代UltraScale结构（1）

        UltraScale结构是业界首款采用最先进的ASIC架构优化的All Programmable结构。本章主要对UltraScale结构的Kintex和Virtex器 件特性进行说明，并对其内部所提供的设计资源进行详细的说明和必 要的分析。通过这些分析，帮助读者在Vivado集成开发环境中，更加 高效地开发基于UltraScale结构的FPGA应用。

1.1 UltraScale结构特点

        UltraScale结构能从20nm平面FET结构扩展至16nm鳍式FET晶体管 技术，甚至更高的技术，同时还能从单芯片扩展到3D IC。

        通过Xilinx Vivado设计套件的分析型协同优化方法，UltraScale 结构可以提供海量数据的布线功能，同时还能智能地解决先进工艺节 点上的头号系统性能瓶颈。这种协同设计可以在不降低性能的前提下 达到实现超过90%的利用率。

         UltraScale架构不仅能解决系统总吞吐量扩展和时延方面的局限 性，而且还能直接应对先进工艺节点上的头号系统性能瓶颈，即互连问题。UltraScale新一代互连架构的推出体现了可编程逻辑布线技术 的真正突破。

        Xilinx致力于满足从多Gb智能包处理到多Tb数据路径等新一代应 用需求，即必须支持海量数据流。在实现宽总线逻辑模块（将总线宽 度扩展至512位、1024位甚至更高）的过程中，布线或互连拥塞问题一 直是影响实现时序收敛和高质量结果的主要制约因素。过于拥堵的逻 辑设计通常无法在早期器件架构中进行布线；即使工具能够对拥塞的 设计进行布线，最终设计也经常需要在低于预期的时钟速率下运行。 而UltraScale布线架构则能完全消除布线拥塞问题。结论很简单：只 要设计合理，就能进行布线。

        表1.1给出了UltraScale结构的Kintex器件特性，表1.2给出了 UltraScale结构的Virtex器件特性。下面将对UltraScale器件内部设 计资源进行进一步说明，以帮助读者充分了解UltraScale器件所提供 的设计资源。这样，在使用Vivado集成开发环境进行FPGA的设计时， 可以更加充分高效地利用这些资源，从而进一步提高设计效率。

 

1.2 可配置逻辑块 可配置的逻辑块

        （Configurable Logic Block，CLB）是主要的逻 辑资源，用于实现时序和组合逻辑电路。

1.2.1 可配置逻辑块的特点

UltraScale结构的CLB提供了高性能和低功耗的可编程逻辑，每个 CLB连接到一个开关矩阵，用于访问通用的布线资源。一个CLB包含一 个切片（Slice），每个切片提供8个6输入的查找表，16个触发器，切 片中的查找表（Look Up Table, LUT）按列排列。UltraScale架构中 包含两种类型的切片，即SliceL和SliceM。如图1.1所示，给出了 SLICEL（L表示逻辑）的内部结构，其中： 

（1）图中左侧为8个6输入的LUT，从下到上依次用A、B、C、D、 E、F、G、H标记。 （2）图中右侧为16个锁存／触发器资源。 （3）图中包含F7、F8和F9类型的多路复用器。 （4）图中在LUT右侧的部件为一个8位的进位链。

（5）图中进位链后的第一列为F7类型的多路复用开关。从下到上 依次用F7MUX_AB、F7MUX_CD、F7MUX_EF和F7MUX_GH表示。

（6）图中F7类型多路复用开关后，为上下两个F8类型的多路复用 开关&#