- 博客(612)
- 资源 (7)
- 收藏
- 关注
RSS订阅
原创 电子工程师-高质量工具包
电子工程师工具包：共有各类元器件基础资料，电源设计资料，大厂参考资料，开发工具，仿真工具，各类电路接口设计，优质电子书，硬件，FPGA，单片机工具教程，优质方案资料，各类协议资料，入门指导
2024-11-02 15:45:06
3092
14
原创 基于C#的工业测试控制软件-总体框架
目前工业控制领域域中，经常采用C#/.net开发工业控制平台，本专栏从实战架构出发，深入解析K设计原理及架构，本专栏跳过基础语法描述，重点从业务领域出发，深入解析整体设计框架。
2026-03-24 10:10:08
196
原创 50天学习FPGA第26天-verilog的时序与延时
摘要：本文介绍了FPGA时序分析的基本概念和方法。时序分析基于时序约束，主要针对片间和片内两类时序路径。Vivado采用XDC约束语言，包含时钟周期约束和引脚分配两部分。时钟周期约束针对主时钟和高速收发器时钟，引脚分配需指定引脚位置和电平标准。此外，还介绍了多周期路径约束和伪路径约束两种时序例外情况：多周期路径用于复杂逻辑或延时较大的情况，伪路径指存在但无需约束的路径。时序约束需准确表达设计意图，以避免工具误报时序违规。
2026-03-24 08:49:20
109
原创 50天学习FPGA第25天-vivado的IP的管理
摘要：Vivado设计工具采用以IP为核心的设计理念，支持将HLS工程、SystemGenerator工程及用户代码封装为IP。IP可通过IP Catalog直接使用，或在ManageIP中创建独立IP工程。Vivado生成.xcix格式IP文件（默认），该二进制文件包含所有输出结果，便于版本管理，功能上与.xci文件等效。两种格式在Vivado中使用方式相同，但.xcix更利于工程维护。（148字）
2026-03-24 08:47:11
6
原创 50天学习FPGA第23天-vivado设计综合
本文分析了Vivado综合工具中几个关键选项的影响：1）flatten_hierarchy选项对层次结构优化的三种模式；2）fsm_extraction选项对状态机编码方式的控制；3）keep_equivalent_registers选项对同源寄存器的处理；4）async_reg属性在跨时钟域设计中的应用；5）max_fanout属性对高扇出信号的优化。通过Wavegen示例工程，展示了这些选项如何影响综合结果，包括状态机编码选择、寄存器布局优化以及高扇出信号处理等关键设计要素。
2026-03-23 17:15:00
163
原创 50天学习FPGA第24天-vivado设计实现
本文介绍了Vivado设计实现的关键步骤与方法。主要内容包括：1）实现流程中的必要与可选操作，重点说明物理优化针对时序违例路径的特性；2）增量实现技术，强调其在设计改动较小时复用原始布局布线结果的优势；3）实现后的资源与时序分析方法，指出实现后报告更详细，并展示了通过Device窗口查看模块位置和布线资源的技术要点。文章特别指出增量实现适用于改动不超过5%的设计场景。
2026-03-23 17:15:00
22
原创 50天学习FPGA第21天-verilog的时序与延迟
本文摘要：Verilog硬件描述语言中主要包含三种延迟模型：分布延迟（独立元件级）、集总延迟（模块级汇总）和引脚到引脚延迟（路径级）。文章详细阐述了如何通过specify块设置路径延迟，介绍了并行/全连接、specparam参数定义以及状态依赖路径延迟的配置方法。同时讲解了建立时间($setup)、保持时间($hold)和脉冲宽度($width)等关键时序检查任务，并概述了延迟反标注流程：从RTL功能仿真到门级网表转换，通过版图前后延迟计算进行时序验证，最终通过迭代优化满足时序约束。这些方法为高速数字电路的
2026-03-21 18:15:00
201
原创 50天学习FPGA第22天-vivado工具概述
Vivado是Xilinx针对7系列及以上FPGA的开发平台，提供完整设计流程，包括设计输入、综合、实现、调试和验证。相比ISE，Vivado的实现环节更复杂，包含可选的设计优化、功耗优化和物理优化步骤。Vivado支持Project模式（图形界面/Tcl脚本）和Non-Project模式（纯Tcl脚本），采用统一DCP网表格式。Project模式通过FlowNavigator提供可视化流程，支持多runs并行；Non-Project模式类似ASIC流程，需手动生成网表和报告。两种模式均可结合图形界面进行分
2026-03-21 18:15:00
37
原创 制冷片工作原理
制冷片，通常指的是半导体制冷片（也叫热电制冷片或帕尔帖），它的工作原理基于一个有趣的物理现象：当直流电通过两种不同的半导体材料时，会在一端吸热、另一端放热，从而实现热量的转移。你可以把它理解为一个电驱动的热量"搬运工"。
2026-03-05 18:00:00
756
原创 深度解析-为什么调整set_input_delay对延时没有效果
本文探讨了在FPGA项目中遇到的RGMII接口数据位对齐问题。通过分析set_input_delay命令的-max和-min参数含义，指出它们分别代表外部器件到FPGA的最大和最小传输延迟，用于建立时间和保持时间分析。文中给出了RGMII接口的时序约束实例，包括创建虚拟时钟、设置输入延迟、配置多周期路径以及设置假路径等关键步骤。这些约束方法能有效解决RGMII接口的双沿数据传输时序问题，确保设计稳定运行。正确理解和使用set_input_delay是FPGA与外部器件时序匹配的关键。
2026-02-28 17:00:00
80
原创 易灵思PLL几种反馈模式解释
本文分析了易灵思FPGA中PLL相位不稳定的问题。首先介绍了PLL的基本原理，包括其负反馈系统结构和信号处理流程。然后详细说明了易灵思Trion系列PLL的三种工作模式（Internal、Local、Core）及其特点，重点分析了不同模式下时钟反馈路径的差异对相位稳定性的影响。最后探讨了PLL输出时钟的相位调节方法，包括不同分频条件下的相移选项（45°、90°、135°、180°、270°）以及差分信号的处理方式。通过系统分析PLL配置与功能，为理解并解决相位不稳定问题提供了理论基础。
2026-02-27 17:45:00
305
原创 如何均衡模拟链路的各个模块的性能指标以达到最高的信噪比
射频系统设计的关键在于平衡噪声、增益、线性度和动态范围等性能指标。核心策略包括：前级优先降低噪声系数（LNA设计），后级重点保证线性度；通过合理的增益分配压制噪声并避免信号饱和；利用AGC动态调节增益，优化系统信噪比。设计流程需进行链路预算分析，在冲突指标间反复权衡，最终实现系统整体性能最优。
2026-02-10 18:00:00
85
原创 RTL8211以太网通信概率上电正常，那就正常，如果上电不正常，那就不正常
摘要：针对FPGA与RTL8211芯片采用RGMII协议连接时出现的随机丢包问题，进行了四项排查：1)调整接收时序延迟；2)检查上电状态干扰；3)修正复位时序；4)发现FPGA锁相环(PLL)的相位不确定性，导致数据采样时延不一致。该问题表现为上电状态决定通信稳定性，符合"正常则持续正常，异常则持续异常"的现象特征。
2026-02-05 18:15:00
620
原创 PCIe快速加载，FPGA硬件设计上有什么要求(以KCU060为例)
摘要：针对FPGA在PCIe规范要求的120ms内完成链路训练的挑战，提出采用分阶段配置策略。首先加载仅含PCIe硬核的"黄金位流"快速建立链路，再通过PCIe进行动态重配置加载完整逻辑。KCU040支持通过XDMA等IP核利用已建立的PCIe链路实现二次加载，其中Tandem PCIe功能采用两阶段位流（先加载必要PCIe模块，再传输用户应用）。配置时需注意选择PCIe端点模式、设置链路参数（如X1通道、Gen3速度）并启用Tandem PCIe功能。
2026-02-05 18:15:00
230
原创 年薪五十万的硬件工程师应该具备哪些业务技能
本文分享了一位资深电子工程师的职业经验总结与技术资料合集。文章首先强调了总结积累的重要性，并介绍了一个包含12类技术资料的64G U盘工具包，涵盖元器件基础、电源设计、开发工具、仿真工具等内容。随后详细阐述了电子工程师应具备的核心能力：包括电路设计、元器件选型、信号完整性分析等专业技术；工程实践中的设计验证、工具链使用及生产支持；以及跨领域协作、项目管理等软技能。最后提出了职业发展建议，强调持续学习与技术转化能力的重要性。文末附有资料购买链接，为从业者提供实用参考资源。
2026-02-03 17:30:00
1642
原创 XDMA丢包问题分析
本文针对XDMA黑盒环境下常见问题提出系统性排查方案：1.外围系统检查包括驱动日志分析（dmesg）、PCIe链路状态验证（lspci）及驱动版本升级；2.FPGA调试需关注4KB数据块对齐，建议使用ILA抓取AXI-Stream信号；3.强调主机内存必须4KB对齐（建议用aligned_alloc）。文中归纳了四类典型故障现象及对应根源：内存未对齐导致拆分错误、FPGA侧流控缺陷、PCIe配置问题及驱动BUG，并指出需结合硬件信号（ILA）与系统日志（dmesg）进行综合诊断。
2026-02-03 17:15:00
116
原创 FPGA实现高通滤波器（内含完整的FPGA代码）
本文介绍了基于FPGA的高通滤波器实现方案，包含FIR和IIR两种实现方式。FIR滤波器采用51阶设计，具有线性相位特性，通过对称结构优化减少乘法器数量；IIR滤波器采用4阶级联结构，具有更高效率但需考虑稳定性。两种方案均采用流水线设计，包含系数位宽配置、数据截位处理和有效信号同步等关键模块。实现时需注意量化误差、溢出保护、时序约束和资源平衡等问题，建议通过MATLAB/Simulink进行协同仿真验证。该设计在数字信号处理系统中具有实际应用价值。
2026-01-30 17:30:00
65
原创 限幅滤波算法详解及matlab代码
摘要：限幅滤波是一种简单有效的数字滤波方法，通过设定阈值来消除异常数据。其原理是当相邻采样值偏差超过阈值时，用前值替代当前值，否则保留当前值。该方法能有效抑制脉冲干扰，计算简单，适用于实时系统。实现步骤包括设定阈值、初始化变量和建立滤波逻辑。MATLAB示例展示了该方法对含噪声信号的滤波效果，通过比较滤波前后信号的均方误差验证了其有效性。限幅滤波特别适合处理数据波动小但偶发干扰的场景。
2026-01-29 08:30:05
638
原创 同步设计及跨时钟域处理
本文介绍了三种芯片间通信的时序模型：系统同步、源同步和自同步。系统同步使用共用时钟进行数据传输，但需处理延迟问题；源同步由发送芯片生成伴随数据的时钟信号，虽能优化时序但会增加时钟域数量；自同步通过数据流同时包含时钟信息，需进行并串/串并转换和时钟恢复。每种模型各有特点，适用于不同设计需求，选择时需权衡时序复杂度与实现难度。
2026-01-23 17:15:00
63
原创 模拟采集链路阻抗不是50欧对信噪比的影响及解决方案
阻抗失配会降低信噪比（SNR），主要影响包括信号反射、功率传输效率下降、噪声系数恶化等。解决方案包括设计阻抗匹配网络、使用缓冲放大器、优化传输线参数、折中噪声与功率匹配等。需通过仿真和实测验证，在射频接收、高速数字信号等场景针对性应用。核心是权衡信号传输与噪声性能，通过系统设计流程实现最优阻抗匹配。
2026-01-22 18:30:00
88
原创 机壳地与数字地隔离对信噪比的影响
本文探讨了电子设备中机壳地与数字地隔离的必要性及实现方法。通过区分机壳地（安全保护、电磁屏蔽）与数字地（高频噪声路径）的功能差异，指出直接连接会导致噪声辐射、地环路干扰等问题。正确的隔离策略采用单点连接与高频隔离相结合的"混合接地"方式，既确保安全接地，又阻断噪声传播路径。这种设计能有效提升系统信噪比，保护敏感电路免受干扰，是精密电子设备电磁兼容设计的关键环节。
2026-01-16 17:30:00
267
原创 如解决AD中的报错-minium soldermasksliver
摘要：Minimum Solder Mask Sliver指PCB设计中阻焊层细条的最小宽度要求，是防止焊锡短路的重要工艺参数。过细的阻焊桥会导致制造困难、焊锡桥接短路及可靠性问题。解决方法包括增大焊盘间距、缩小焊盘尺寸、调整阻焊开窗或采用阻焊定义焊盘工艺。该参数与Solder Mask Bridge描述同一结构，前者强调宽度不足的风险，后者侧重隔离功能。设计师必须遵守此规则以确保PCB的可制造性和可靠性。
2026-01-16 17:15:00
198
原创 50天学习FPGA第20天-verilog的任务与函数-
Verilog HDL中的任务与函数是实现代码复用的重要机制。任务(task)适用于包含时序控制、多输出或无输入的情况，支持input/output/inout端口；函数(function)则用于纯组合逻辑，必须有一个输入且只能返回单一值。两者都能声明局部变量，但函数隐含声明与函数名同名的寄存器变量作为返回值。任务可调用其他任务或函数，而函数只能调用其他函数。合理使用任务和函数能有效提高代码的可读性和维护性，是模块化设计的关键手段。
2026-01-15 17:30:00
305
原创 50天学习FPGA第19天-verilog的条件行为语法
随着设计复杂程度的不断提高，在设计早期进行良好的整体规划变得非常重要．设计者在对整体结构和算法做进一步的优化之前，必须首先对各种整体结构与算法之间的折中进行全面评估、以期获得最佳的性能价格比。这种对于整体结构的评估是建立在硬件所完成的算法之上的、而不是建立在门级结构或数据流之上的。从这个角度上看，设计者所关心的是算法用硬件实现的方式及其性能。
2026-01-15 17:15:00
45
原创 光耦瞬态响应特性：上升时间与下降时间的测试方法与误差分析
摘要：光耦的上升时间和下降时间是衡量其动态性能的关键参数，分别反映导通和关断状态切换速度。测试需准备3.3V输入、24V输出的电路，通过示波器测量10%-90%电平变化时间。测试中需注意不同类型光耦特性差异，并控制温度、设备精度等误差因素。光耦广泛应用于消费电子快充、工业自动化、汽车电机控制等领域，实现安全隔离和高效信号传输。优化测试需选择合适带宽设备，控制环境温度，并改进电路设计以减小误差。
2026-01-09 18:00:00
995
原创 XDMA的windows驱动源码深度解析
摘要：XDMA是Xilinx开发的FPGA与主机间高速数据传输的DMA驱动，采用WDF框架实现。驱动包含内核驱动、用户API和应用实例，核心功能包括DMA引擎、通道管理、中断处理和BAR空间映射。初始化流程通过DriverEntry入口启动，设备添加回调实现PnP和电源管理。DMA引擎支持多通道并发传输，使用描述符链表管理传输任务。中断机制包含ISR和DPC处理，确保高效响应。内存管理提供连续物理内存分配，支持高性能数据传输。驱动具有完善的参数验证、安全检查机制，并支持ETW诊断和性能监控。
2026-01-08 18:15:00
980
原创 易灵思FPGA程序烧不进去问题排查
摘要：在易灵思FPGA测试中发现程序烧录后无法启动的问题。经排查，首先怀疑晶振问题但更换无效，随后检测flash并更换仍无效。最终发现复位时序问题，需严格遵循手册要求的上电顺序和复位时序。此外，部分板卡因flash烧毁导致故障，另发现器件丝印为VBEE的板卡存在兼容性问题，调换后出现异常。结论表明，复位时序不当和flash损坏是主要故障原因。（149字）
2026-01-05 17:00:20
96
原创 50天学习FPGA第42天-MIG的介绍及使用
本文介绍了Xilinx DDR控制器MIG核的使用方法。详细说明了在Vivado中配置MIG控制器的15个步骤，包括选择FPGA器件、设置DDR3工作频率（400MHz）、接口类型（AXI4）、物理参数（位宽、电压等）以及引脚配置等重要选项。特别强调了内部参考电压的勾选注意事项，若硬件无外部参考电压则必须勾选。最后提供了DDR测试方法，建议通过软核调用官方SDK代码进行验证，并给出了修改时钟配置和添加管脚约束的具体操作。全文重点在于MIG控制器的详细配置流程和关键参数设置。
2026-01-05 08:36:44
277
原创 【CSDN博客之星2025】主题创作《35岁的职业和人生成长转变》
13年毕业，从事硬件及FPGA开发工作10余年，从09年大一接触CSDN，已经度过了16个年头，这享与CSDN的相遇，分为两个阶段，第一个阶段是09年到20，这部分时间，一直处于学习的阶段，从CSDN上获取了很多帮助，也下载了很多资源，属于个人知识积累和快速成长期，直到2020年，我写下了第一篇文章。从那一天开始，我开始了我的技术分享之路。这篇文章来自于工作中的实战经验，深入分析DDR设计中硬件，FPGA设计问题，积累了很多宝贵的实战经验，因此分享成为我的第一篇文章。
2025-12-27 10:12:02
775
原创 通信中多种多样的滤波器
本文对比分析了四种射频滤波器的工作原理和性能特点：腔体滤波器由金属腔体和调谐元件组成，具有高Q值和大功率容量，但体积较大；SAW滤波器利用声表面波实现信号处理，体积小但工作频率受限；BAW滤波器采用压电薄膜结构，高频性能优异且温度稳定性好；介质滤波器基于高介电材料谐振，可实现小型化设计。四种滤波器各有优劣，分别适用于基站、移动终端等不同通信场景。
2025-12-25 17:38:22
978
原创 电阻如何抑制走线路径上的谐振
摘要：本文深入解析电阻如何抑制PCB走线中的LC谐振现象。通过秋千的阻尼类比，说明电阻通过消耗谐振能量（转化为热能）、降低品质因数Q值以及实现阻抗匹配三种机制来消除振铃。重点阐述了源端串联匹配和终端并联匹配两种阻抗匹配方法，并指出实际应用中需在信号完整性与功耗之间权衡。电阻能有效抑制信号反射和谐振，是高速电路设计中保证信号完整性的关键技术手段。（149字）
2025-12-25 08:59:39
603
原创 TPS7A8400电源设计异常案例
摘要：在项目调试中发现A5V电源轨道异常跌落至-0.72V。排查发现运放双电源供电时序问题：负轨上电(11ms)快于正轨(15ms)，导致正向轨道异常。通过调整正轨提速、负轨延迟解决问题。关键经验：1)双电源供电需注意上电时序；2)功耗无明显变化时，应优先排查电源芯片启动异常而非短路击穿。该案例揭示了电源时序管理在运放电路设计中的重要性。（149字）
2025-12-23 17:45:00
277
原创 50天学习FPGA第19天-verilog的条件行为语法
摘要： Verilog行为级建模从算法层面描述电路行为，类似于C语言编程。其核心是initial和always两种结构化过程语句，分别实现单次执行和循环执行功能。过程赋值语句用于寄存器类变量更新，与连续赋值不同。时序控制提供三种方法：基于延迟（指定执行时间间隔）、基于事件（变量变化触发）和电平敏感控制。其中事件控制又分为常规事件（@符号）、命名事件、OR事件和电平敏感四种类型，通过posedge/negedge检测信号跳变。这些机制共同支持高层次硬件算法描述与验证。
2025-12-22 08:00:00
196
原创 50天学习FPGA第18天-verilog的数据流语法
摘要：Verilog硬件描述语言支持门级、数据流和行为级三种建模方式。门级建模适合小型电路设计，但对复杂电路效率低下。数据流建模通过连续赋值语句(assign)实现，重点关注数据流动而非门级细节，已成为主流设计方法。连续赋值语句具有自动激活、支持标量/向量操作数等特点，可通过普通赋值延迟、隐式延迟和线网声明延迟三种方式控制时序。其中普通赋值延迟采用惯性延迟特性，短于指定延迟的输入脉冲不会影响输出。现代设计通常结合多种建模方式，利用逻辑综合工具将高级描述转换为门级实现，大幅提高设计效率。
2025-12-22 07:30:00
57
原创 50天学习FPGA第15天-verilog基本概念
本文介绍了Verilog硬件描述语言的基本语法结构和约定。主要内容包括：1）Verilog的词法约定，如操作符、注释、空白符、数字、字符串和标识符的使用规则；2）Verilog的数据类型系统，包括四值逻辑、线网、寄存器、向量等硬件建模元素；3）系统任务和编译指令的使用方法。文章强调这些基础语法虽然枯燥，但为后续Verilog学习奠定了必要基础，特别指出Verilog在语法上与C语言相似，但具有独特的硬件描述特性，如四值逻辑和强度等级等。
2025-12-17 20:00:00
139
原创 50天学习FPGA第16天-verilog的模块与端口
本文介绍了Verilog模块的基本结构和端口定义。模块由module开始，包含模块名、端口列表等必要部分，以及可选的变量声明、数据流语句等组成部分。端口是模块与外界交互的接口，保持接口不变可确保模块内部修改不影响外部环境。文章通过四位加法器示例说明端口列表的使用，并指出顶层模块可能不需要端口列表。同时解释了模块实例的端口连接规则和层次引用标识符的方法。
2025-12-17 20:00:00
114
原创 MOS管的雪崩击穿
MOSFET关断时可能因浪涌电压超过VDSS额定值而发生雪崩击穿，导致雪崩电流（IAS）通过。击穿分为热击穿和寄生晶体管引发的破坏两种：前者因功率损耗导致结温升高，后者因寄生BJT导通造成短路损坏。为防止此类故障，设计时应选用VDSS余量充足的MOSFET，并采取措施抑制浪涌电压。雪崩能量（EAS）是评估器件可靠性的关键参数。
2025-12-16 20:00:00
611
原创 50天学习FPGA第21天-verilog的时序与延迟
本文介绍了硬件功能验证中的时序验证方法，重点阐述了Verilog中的三种延迟模型：分布延迟（独立元件延迟）、集总延迟（模块输出汇总延迟）和引脚到引脚延迟（输入/输出路径延迟）。详细说明了如何通过specify块设置路径延迟、定义参数及状态依赖路径延迟，并介绍了时序检查系统任务（$setup、$hold、$width）的使用方法。最后概述了延迟反标注流程：从RTL功能仿真到门级网表转换，通过版图前后延迟估计进行时序验证，必要时返回优化设计。静态时序验证作为快速时序检查方法被提及，但未深入讨论。
2025-12-14 21:38:21
747
原创 电子工程师-高质量工具包（文章末尾有惊喜）
本文分享电子工程师十多年工作经验总结的30多G学习资料，涵盖元器件基础、电源设计、大厂参考、开发工具、仿真工具、电路接口、电子书等12大类内容。资料分类整理在64G U盘中，包含硬件/FPGA/单片机教程、优质方案及各类协议资料，适合在职或新入行者。目前特价199元（前50名99元），实体U盘发货。资料持续更新完善，为电子工程师提供一站式学习参考。
2025-12-10 18:00:00
808
原创 易灵思开发软件入门指南
本文介绍了易灵思Efnity开发工具的基本使用流程。首先从官网下载并安装软件，创建新项目时需选择器件型号。在设计阶段需添加设计文件和约束条件，重点关注接口设计中的硬件参数配置和IO管脚选择。完成接口文件生成后，将top文件和SDC文件拷贝至项目中。最后通过烧录界面选择配置文件完成程序烧录。文章简要概括了从软件安装到项目烧录的完整操作步骤。
2025-12-08 21:00:00
478
PCIE2.0规范，英文原版
2023-04-05
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人