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原创 技术开发入门指导-FPGA开发
FPGA开发新手入门指南 本文针对初入职场的新手，分享10年FPGA开发经验，帮助快速入门。内容包括： 学习路线：分为4个阶段（基础准备、核心技能、项目实践、深化拓展），系统讲解数字电路、Verilog、开发工具等知识体系。 实践建议：从LED流水灯到高速接口设计，推荐具体项目案例，强调动手实践的重要性。 资源推荐：书籍、在线平台、开发板型号、社区论坛等实用资源。 关键提示：避免纯理论学习，注重调试经验积累，解决常见时序问题。 适合零基础开发者，提供完整的学习路径和实战指导，减少摸索时间。
2025-06-23 11:15:10
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原创 技术开发入门指导-硬件开发
摘要：本文分享硬件开发领域10余年经验，为初学者提供系统学习规划。内容涵盖电子电路基础、嵌入式系统、PCB设计、微控制器编程等核心技术，从理论到实践分阶段指导。提供项目实践建议、进阶方向及优质资源推荐，包括工具包、在线课程和专业论坛。文章强调实践与持续学习的重要性，并附赠作者整理的开发资料包（CSDN博客可获取），旨在帮助新手高效入门，缩短成长周期。
2025-06-23 11:12:17
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原创 电子工程师-高质量工具包
电子工程师工具包：共有各类元器件基础资料，电源设计资料，大厂参考资料，开发工具，仿真工具，各类电路接口设计，优质电子书，硬件，FPGA，单片机工具教程，优质方案资料，各类协议资料，入门指导
2024-11-02 15:45:06
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原创 基于FPGA的累加算法实现
本文介绍了四种基于FPGA的累加器设计方案：1）基础同步复位累加器，支持16位数据累加和溢出检测；2）多通道并行累加器，可同时处理多个通道数据；3）带流水线的高性能累加器，通过两级流水线提高性能；4）带饱和处理的累加器，防止溢出时数值突变。所有设计均采用参数化实现，支持时钟同步、复位和使能控制，适用于数字信号处理等FPGA应用场景，并提供了性能优化和测试建议。
2025-07-08 10:00:46
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原创 TIA的输入阻抗特性与影响
摘要：本文分析了跨阻放大器(TIA)的感性输入阻抗特性。通过仿真和理论推导，证实TIA输入阻抗随频率升高而增大，呈现类似电感特性。研究发现，这种特性虽能有效提升电路带宽（约AOL倍），但会与光电二极管结电容形成LC谐振电路，导致稳定性问题。文中探讨了补偿方法，并指出反相放大器也具有类似感性输入阻抗特性。研究结果对TIA电路设计和稳定性优化具有指导意义。
2025-07-08 08:23:21
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原创 XDMA安装 文件的哈希指不在制定的目录文件中，此文件可能已经损坏或被篡改
【摘要】针对Win10系统下KU060 FPGA驱动程序出现的"文件哈希值不匹配"错误，提供两种解决方案：1）通过系统设置禁用强制签名：依次进入"设置-更新和安全-疑难解答-高级选项-启动设置"，重启后选择禁用驱动签名；2）使用命令方式：运行"shutdown.exe/r/o/f/t00"命令，重启后在启动设置中选择禁用强制签名。两种方法均可解决因驱动签名验证导致的问题，操作过程均需系统重启。（149字）
2025-07-07 10:47:48
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原创 硬件工程师笔试面试高频考点-电阻
电阻选型需考虑阻值、封装、功耗和精度。常用阻值有100Ω-200kΩ，封装以0402/0603为主，功耗与尺寸成正比，精度通常选5%（精密电路用1%）。上拉/下拉电阻用于信号钳位，PTC热敏电阻用于过流保护。阻抗不匹配会导致信号反射、驻波和设备损坏。元件封装（如0402表示40×20mil）影响性能和稳定性。压敏电阻通过非线性特性实现过压保护。色环电阻通过颜色环识别阻值。注意封装对温度系数、EMI等参数的影响，需结合应用场景选择。
2025-06-24 14:11:55
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原创 方案设计-数字超声波发生器
AD9833超声波信号发生器项目采用直接数字频率合成(DDS)技术，核心模块包括主控单片机、AD9833信号生成芯片及放大调理电路。项目可生成0-12.5MHz高精度波形，经功率放大驱动压电换能器产生超声波，应用于工业清洗、医疗设备等领域。系统硬件架构简洁，软件支持SPI编程控制波形参数，LCD显示人机交互界面。优势在于28位高频率分辨率(0.004Hz)和低成本设计，挑战在于高频信号衰减和电磁干扰问题。项目需优化放大电路和抗干扰设计，以提升超声波应用稳定性。
2025-06-22 17:27:39
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原创 硬件面经-具身机器人通用技术要求
目前具身机器人赛道可谓是十分火热，全国大大小小崛起了几十家具身机器人公司，国外比较出名的有波士顿动力，特斯拉等，国内目前比较火的就是宇树，众擎等等。具身机器人的拓扑基本大差不差，无论是四足机器狗，双足机器人，轮式机器人，对于硬件的需求不会差别太大，那么，对于具身机器人的硬件开发技术面试，一般会涉及什么技术问题呢？
2025-06-22 17:23:12
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原创 实战案例-JESD204B接口功能的关键问题
摘要：JESD204B是新一代高速串行数据接口标准，用于转换器与处理器间的数据传输。相比传统并行接口，它具有布线空间小、时序要求低等优势。该标准通过代码组同步(CGS)、初始通道同步(ILAS)和数据传输三阶段建立链路。实际应用中可能遇到CGS/ILAS阶段卡死、数据阶段异常等问题，可通过检查信号完整性、参数配置、时钟同步等方法来排查。使用低速率测试模式、简化参数组合有助于故障诊断。本文为工程师提供了JESD204B接口的基本工作原理和实用排错指南。（149字）
2025-06-16 11:06:18
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原创 案例分享-锁相放大电路设计
摘要：锁相放大器(LIA)是检测微弱信号的关键设备，利用信号相关性原理区分有用信号与噪声。本文分析了LIA的基本原理，重点介绍了基于相敏检波(PSD)的核心技术，其具有窄带滤波特性可显著提高信噪比。硬件设计采用模块化方案，分为主控板、模拟板和辅助板三部分，分别负责控制处理、信号输入输出和辅助功能。详细阐述了电流/电压输入通道的设计方案，包括运放选型、增益配置和ADC选择等关键技术。该设计实现了高性能微弱信号检测，为科研测量提供了有效解决方案。
2025-06-16 11:02:55
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原创 实战案例-JESD204B系统级关键细节
JESD204B接收器核心已实现通道偏移补偿和弹性缓冲功能，支持8字节通道偏斜，并通过LMFC缓冲区设置确保多帧数据完整接收。系统延迟由固定组件和收发器可变延迟组成，核心自动补偿变化以维持稳定总延迟。端到端延迟计算需考虑LMFC周期数及收发两端固定延迟，通过调整SYSREF信号或LMFC边界可实现延迟稳定性。为确保重启后延迟可重复性，需在LMFC边界设置数据接收目标窗口（±2个核心时钟周期），通过寄存器调整使数据到达窗口中心。该方案只需在开发阶段进行一次校准，即可保证系统长期可靠运行。
2025-06-14 07:57:03
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原创 实战案例-JESD204B串行接口时钟需要及其实现
JESD204B是一种基于SerDes的高速串行接口标准，主要用于数模转换器和逻辑器件之间的数据传输。相比传统的LVDS接口，它能显著减少PCB布线复杂度，支持高达12.5Gbps的传输速率，并提供多器件同步能力。其中Subclass1版本因支持固定时差测量而成为市场主流。实现JESD204B时需要严格满足DeviceClock与SYSREF信号的时序关系，TI的LMK04820/04800系列时钟芯片提供了专业解决方案。LMK04820适合脉冲模式SYSREF应用，而LMK04800则通过精确的数字延时调
2025-06-14 07:53:46
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原创 实战案例-JESD204B 多器件同步
摘要：本文阐述了JESD204B标准中实现多器件同步的关键要求。首先需要相位对准器件时钟以确保采样同步；其次必须满足SYSREF信号的建立保持时间要求，并合理选择其频率；第三要设置正确的弹性缓冲器释放点以实现确定性延迟；最后当使用数字上/下变频器时，还需满足SYNC信号的定时要求。文章通过分析器件时钟相位、SYSREF定时、弹性缓冲器释放点选择和SYNC信号同步等关键技术点，为JESD204B子类1系统的同步实现提供了清晰指导。（149字）
2025-06-13 22:45:52
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原创 实战案例-在Xilinx FPGA上快速实现 JESD204B
JESD204是一种连接数据转换器（ADC和DAC）和逻辑器件的高速串行接口，该标准的 B 修订版支持高达 12.5 Gbps串行数据速率，并可确保 JESD204 链路具有可重复的确定性延迟。随着转换器的速度和分辨率不断提升，JESD204B接口在ADI高速转换器和集成RF收发器中也变得更为常见。此外，FPGA和ASIC中灵活的串行器/解串器(SERDES)设计正逐步取代连接转换器的传统并行LVDS/CMOS接口，并用来实现 JESD204B物理层。
2025-06-13 22:44:29
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原创 实战案例-JESD204B规范的各层
JESD204B高速串行接口标准解析 JESD204B是用于高速ADC与FPGA间数据传输的关键接口协议，尤其适用于GSPS级ADC和宽带RF应用。该标准采用分层架构设计，包含应用层（配置与数据映射）、传输层（样本与帧格式转换）、加扰层（降低EMI效应）、数据链路层（8B/10B编码与通道对齐）和物理层（高速串行传输）。通过三层同步机制（CGS、ILAS和用户数据阶段）实现可靠通信，支持最高12.5Gbps的传输速率。随着通信、仪器仪表等领域对宽带RF系统的需求增长，掌握JESD204B各层功能对于系统设计
2025-06-12 20:16:44
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原创 实战案例-FPGA的JESD204B IP核配置详解
本文介绍了JESD204接口的三种配置方式：1）JESD204 IP核配置，包括收发模式选择、通道数设置、时钟配置等关键参数；2）JESD204 PHY层配置，适用于Ultrascale系列FPGA，涉及收发器类型、速率选择和PLL配置；3）IP核使用说明，重点讲解了Includesharedlogicinexampledesign模式下两个IP核的互联方法及AXI总线配置流程。文章详细说明了各配置项的选择原则，并针对不同应用场景给出了配置建议。
2025-06-12 20:14:34
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原创 实战案例-FPGA的JESD204调试问题解析
摘要：本文详细介绍了JESD204B标准中的码组同步（CGS）流程及其问题排查方法。同步过程涉及SYNC信号控制、K28.5码传输和多通道同步要求。调试步骤包括检查Serdes初始化、SYNC信号状态、时钟同步和数据完整性。常见问题排查涵盖SYNC极性、SYSREF接收、时钟配置和ILAS同步等关键点。文章还分析了ILAS同步失败的可能原因，如参数不匹配、FCHK计算错误等，并简要说明204B标准中的告警分类机制，强调不同告警对SYNC信号的影响。最后通过实际案例展示了如何定位TX侧时钟问题导致的同步故障。
2025-06-11 19:36:43
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原创 实战案例-FPGA如何实现JESD204B最小确定性延迟
摘要：JESD204B通过SYSREF同步LMFC时钟，TX在LMFC边缘发送ILAS标记数据边界，RX通过弹性缓冲器(RBD)补偿通道延迟实现数据对齐。RBD设置是确定性延迟的关键，需根据链路延迟动态调整而非简单设为最大值。最优RBD值可通过从K到1递减测试，观察延迟突变点后取边界值加裕量确定。实际应用中需考虑多帧周期内的延迟变化，避免因RBD设置不当导致延迟不确定性。典型优化方法包括监测延迟跳变点并设置合理裕量。
2025-06-11 19:35:25
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原创 实战案例-FPGA如何实现JESD204B可重复的延迟
FPGA如何实现JESD204B可重复的延迟，调节SYSREF DELAY寄存器进行编程
2025-06-10 19:47:15
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原创 硬件工程师-高质量工具包
总有粉丝丝印问我，电子工程师怎么入门，有哪些参考网站和资料。总结10几年工作经验，个人觉得经验是一部分，总结也是一部分，这篇文档主要是分享十多年工作中使用到的参考学习资料及工具，一共30多G，个人觉得很宝贵，也很实用。我把这些总结分类到了一个64G U盘里，共有各类元器件基础资料，电源设计资料，大厂参考资料，开发工具，仿真工具，各类电路接口设计，优质电子书，硬件，FPGA，单片机工具教程，优质方案资料，各类协议资料，电子工程师入门指导资料等，适合各种在职或新入行的工作者，希望能有帮助。。
2025-06-07 19:21:59
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原创 杂散的处理
噪声与杂散是电子通信中的两类干扰。噪声是随机、宽频的随机波动（如热噪声、电磁干扰），不可预测但可统计分析，需通过滤波和屏蔽处理。杂散则是确定的非预期信号（如谐波、互调产物），表现为离散频谱，可预测且源于电路非线性，需优化设计和增加滤波器抑制。关键区别在于噪声具有随机性而杂散具有确定性，处理方式各异。正确区分两者对优化系统性能和电磁兼容至关重要。
2025-06-02 16:46:28
357
原创 消除F/1噪声
本文阐释1/f噪声是什么，以及在精密测量应用中如何降低或消除该噪声。1/f噪声无法被滤除，在精密测量应用中它可能是妨碍实现优质性能的一个限制因素
2025-06-02 16:45:18
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原创 手把手教你计算DDR的理论带宽
本文以GDDR6 JESD250C为例，介绍了DDR带宽计算方法。重点分析了ACT-RD-PRE命令时序约束，包括tRCD、tRASmin、tRC等关键参数，并将时间参数统一转换为时钟周期。通过时序图演示了单bank和多bank的操作流程，计算得出32B随机读带宽为12%，256B随机读带宽为46%。文章指出提高ACT-PRE间命令数量可提升带宽，同时说明未考虑刷新命令影响更精确计算。该方法适用于各类DDR的带宽分析。
2025-06-01 01:00:00
763
原创 pciutils-3.5.5-win64工具的使用方法
在Windows系统下查看PCIe设备信息相对困难，但可以通过两种方法实现。方法一是使用设备管理器，虽然可以查看部分PCIe信息，但不够全面。方法二则是使用pciutils-3.5.5-win64工具，通过命令行操作，能够获取更详细的PCIe设备信息。首先需要下载并安装该工具，然后使用管理员权限打开cmd，切换到工具所在目录，使用lspci.exe命令查看所有PCIe设备信息。通过关注LnkSta（当前连接状态）和LnkCap（最大速度能力），可以了解设备的PCIe连接状态和速度能力。此外，还可以通过特定命
2025-05-15 20:43:38
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原创 晶振的核心参数
本文详细介绍了晶振的核心参数及其应用场景。首先，标称频率是晶振输出的中心频率，需根据主芯片需求选择，高频晶振需注意PCB布线阻抗匹配。其次，频率稳定性表示全工作条件下频率偏移的最大值，不同应用场景对稳定性的要求不同，如消费电子、4G/5G基站和卫星导航等。接着，抖动是描述振荡器时域稳定性的方法，分为确定性和随机性抖动，测量方式包括时间间隔误差、周期抖动和相邻周期抖动。最后，文章还探讨了抖动单位的选择及其在不同应用中的比较和关联。
2025-05-15 20:42:04
1345
原创 如何用vivado导出pin delay
通过在一些等长要求比较严格的场合，会考虑到FPGA内部的走线，这时候就需要用到方法去导出fpga的pin delay。本文以xinlinx 的UltraScale系列的XCKU060-2FFVA1156I为例，手把手教你完成FPGA的pin delay导出。
2025-04-29 23:17:42
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原创 关于模拟噪声分析的11个误区
将多个噪声源的噪声频谱密度(nV/√Hz)加总（电压噪声源按平方和开根号），而不分别计算各噪声源的rms噪声，可以节省时间，但这种简化仅适用于各噪声源看到的带宽相同的情况。如果各噪声源看到的带宽不同，简单加总就变成一个可怕的陷阱。图1显示了过采样系统中的情况。从噪声频谱密度看，系统总噪声似乎以增益放大器为主，但一旦考虑带宽，各级贡献的rms噪声其实非常相近。
2025-04-18 20:23:50
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原创 FPGA HR Bank如何支持ODELAY问题分析
总结：虽然本篇论证了几种在HR bank下不能支持odelay资源的解决方案，但博主依然建议大家在这个过程中，依然依据总体方案，进行管脚引脚的设计，这样的最好的方案，但是在我们的方案，往往是硬件先行，所以作为一个硬件工程师来说，总体方案的把控和了解，至关重要。在高速数字设计中，信号在 FPGA 的输入/输出引脚（I/O）上可能存在时序偏差（如时钟偏移、信号传播延迟等）。解决方案1：如果您需要两个输出信号之间的固定延迟，请使用锁相环或MMCM来生成两个版本的时钟，其中所需的延迟作为两个时钟之间的相移来实现。
2025-04-18 20:16:20
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原创 解决噪声问题试试从PCB布局布线入手
因此，连接各开关的路径应尽可能短，以尽量降低控制器拾取的噪声和电感环路传输的噪声。缓冲器由电阻和电容串联而成(参见图 6中的RSNUB和CSNUB)，放在SW节点与PGND层之间，可以降 低SW节点上的响铃振荡和电磁干扰。图1中的箭头表示高开关电流流向。为了解决噪声问题，往往要花费数小时的时间进行实验室测试，以便揪出元凶，但最终却发现，噪声是由开关电源的布局不当而引起的。PCB物理规划(floor plan)非常重要，必须使电流环路面积最小，并且合理安排电源器件，使得电流顺畅流动，避免尖角和窄小的路径。
2025-04-18 12:55:32
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原创 什么是相位补偿
帮朋友做镍氢充电器，利用镍氢电池充满电时电压有一个微小的下降这个特点来识别是否已经充满，比如1.2V的镍氢电池，快充满的时候，电压在1.35V，之后逐步下降，电压可以低于1.30V。所以需要单片机间歇检测电池两端电压，大概充3秒钟电再停止，之后检测电池两端电压。
2025-04-12 20:13:42
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原创 硬件设计-MOS管快速关断的原因和原理
我们知道，MOS管开通和关断的过程，就是MOS管栅极电容充电和放电的过程，所以呢，栅极串联的电阻越大，那么充放电速度越慢，开通和关断越慢。当没有二极管D和电阻Rs_off时，开通时充电和关断时放电的串联电阻都是Rs_on，二者是一样的。那为什么加上二极管D和电阻Rs_off（有时Rs_off=0Ω，即没有这个电阻）就可以实现快关呢？
2025-04-12 20:08:32
1786
原创 编译系统设计原理概述
主要介绍编译系统设计过程中涉及的原理与技术，主要分为前端设计和后端设计两 个模块。前端部分包括词法分析器、语法分析器的构建和语义分析过程的设计，后端部分包 括汇编生成目标文件以及链接生成可执行文件。
2025-03-14 21:03:45
612
原创 RFID系统简介
RFID 技术首次出现于上世纪九十年代，其技术理念来自于雷达通信技术， 随着国内外专家几十年的不断革新，RFID技术已经成长成一项独立的科学技术。上世纪六十年代末期，Harry Stockman首次在他的论文中提出了利用反射信号进 行通讯的设想，该理论为后来RFID技术的发展打下了坚实的理论基础[27]。RFID 技术问世以后凭借优秀的工作性能很快就赶超了传统的识别技术，一跃成为识别 领域的热门，并被广泛推广到其他行业。
2025-03-14 20:56:48
914
原创 PID控制器参数自整定的优化方法
为提高控制系统的性能，减少人工调参时间，增强系统的适应性和稳定性， 本文针对离散时间线性系统和非线性非仿射系统，分别提出了PID控制器参数 自整定的优化方法。所提方法不需要进行闭环实验，计算简单，具有较强的鲁 棒性和自适应性。理论证明和仿真验证了方法的有效性和正确性。
2025-03-12 20:48:36
1326
原创 直流高压电源保护电路设计
针对直流高压电源系统，设计了一种束流调节保护电路。束流采样是在电源 主电路输出端串联一个电流采样电阻，将电压信号转为电流信号。束流检测信号 经束流调节保护电路连接到束流调节器，通过对束流信号进行运算放大，并与保 护阈值电压进行比较，确定输出过流信号，触发单向可控硅，控制继电器的吸合， 从而实现电源电路保护的目的。
2025-03-12 20:43:27
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原创 深入研究ADC的精度和带宽问题！
在大约5 GHz处，根据转换器数据手册中的额定分辨率和性能指标，满量程带宽远高于转换器自身的最大采样带宽。ADC全功率带宽不同于定义的转换器可用带宽或采样带宽，它可以当成是模拟信号输入运算放大器的全功率带宽(FPBW)，信号更像是三角波信号，并且输出端存在大量失真。这样，设计人员便能估算用于转换器的最大模拟输入频率或采样带宽，并依旧建立至1 LSB误差以内。设计是围绕采样带宽而展开的。或1.3 V p-p/(212) = 317 mV p-p，且%FS = (LSB/FS) × 100 = 0.0244。
2025-03-11 21:00:00
660
PCIE2.0规范，英文原版
2023-04-05
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