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原创 技术方案支持及咨询服务范围
公司提供声学、光通信、数据采集、视频采集和电源五大产品线技术服务。声学产品线涵盖降噪耳机设计与电路开发，支持数字/模拟降噪处理；光通信产品线基于FPGA开发各类通信板卡，支持10G高速传输；数据采集产品线覆盖100K-20G速率范围；视频采集产品线包含各类相机及传感器设计；电源产品线专注智能电源开发。同时提供硬件/FPGA开发、技术咨询及外包服务，适配国产平台定制需求。
2026-04-04 09:00:00
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原创 电子工程师-高质量工具包
电子工程师工具包：共有各类元器件基础资料，电源设计资料，大厂参考资料，开发工具，仿真工具，各类电路接口设计，优质电子书，硬件，FPGA，单片机工具教程，优质方案资料，各类协议资料，入门指导
2024-11-02 15:45:06
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原创 Vivado 自动生成的 AXI‑Lite 从机 IP 的操作步骤
在Vivado中创建AXI-Lite从机IP，需通过Tools→Create and Package New IP，选择AXI4-Lite从设备，配置接口参数（如32位数据宽、寄存器数量）。关键步骤是在底层S00_AXI_Lite.v中使用assign将slv_reg输出至内部wire，再于顶层Time_Counter_v1_0.v添加外部端口并连线，确保封装后外部可见。此规范做法保障IP可正确集成与引出信号。
2026-09-18 18:45:00
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原创 【实战案例】深入分析脉冲信号为什么不能交流耦合
可以看出，差分输入值最小为100mv，所以我们这个设计上就存在问题，在例子中输入为0的时候，差分输入电平随着占空比的减小，0电平输入的值也在减少，这就导致了FPGA很有可能就无法准确的采集这个信号，反过来也是一样，当占空比大于百分之50时，应该识别1的困难性就越难，这也是电容最本质的作用，其中延时芯片B的输出电平为CML电平，为了电路设计方便，首次设计时，采用了交流耦合，在后续测试中发现，对于极低的占空比，经常会发生问题。近期一些项目，关于交流耦合方式，出现了一些问题，在此做了一个自我小结。
2026-08-18 07:45:00
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原创 【硬件专栏】抗混叠的分区困境
规则要求：模拟抗混叠滤波器必须紧贴 ADC 输入引脚，缩短模拟走线，减少拾取干扰；但 ADC 紧邻数字引脚（数字时钟、数据线），AAF 天然处于数字噪声包围中，物理分区距离无法拉开，形成空间死局。理想方案：模拟滤波器做砖墙式陡峭滚降，把所有奈奎斯特外高频彻底滤除，数字滤波仅做整形；现实约束：模拟滤波器不存在理想砖墙，有过渡带宽，必须分配衰减压力给数字滤波，两边分摊带来多重代价。若两路电源分区完全隔离，跨区域信号走线会产生电源压差、地弹；取舍 2：把压力全丢给数字（仅简单 RC 模拟滤波 + 超高过采样）
2026-08-14 08:50:43
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原创 【器件专栏】DCDC 的前馈电容
主要用于内部补偿型 DCDC 芯片（Buck/Boost），并联在上分压电阻 R1（Rtop）两端：一端接 VOUT，一端接 FB 引脚。直流下电容开路，不改变输出直流电压；只改变环路交流 / 动态特性。
2026-08-05 13:08:16
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原创 【FPGA专栏】XDMA 驱动代码分析及用法
摘要： Windows XDMA驱动通过用户态动态库（xdma_api.dll）封装PCIe设备访问功能，提供Stream模式数据传输（同步/异步）、User BAR寄存器读写等接口。核心代码基于Win32 API（CreateFileW、DeviceIoControl等）实现，同步模式下通过ReadFile/WriteFile触发IRP请求完成DMA传输，存在内存拷贝开销；异步模式利用Scatter-Gather描述符环提升吞吐量，适合高速数据采集。设备命名遵循Windows PCI路径格式，驱动通过内核
2026-08-04 17:30:00
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原创 守住自己的节奏
这篇文章通过数学家王虹获菲尔兹奖的事例，探讨人生节奏与职业选择。作者指出人生没有统一进度条，不必急于在年轻时找到答案，重要的是找到愿意深耕十年的方向并守住自己的节奏。结合自身经历，作者反思刚毕业时盲目追逐高薪岗位的误区，建议普通人虽不必对标顶尖成就，但应尽早确立职业方向，在不如意时保持耐心，让时间给出答案。全文强调摆脱焦虑、坚持自我节奏的重要性。
2026-07-28 20:30:00
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原创 【FPGA专栏】proc_sys_reset IP介绍
本文介绍了Vivado Block Design中AXI系统的分级复位控制器核心功能。该控制器具备异步输入同步、毛刺滤波、时钟锁定检测和多组复位时序有序释放能力，支持ext_reset_in、aux_reset_in和mb_debug_sys_rst多源输入。其关键特性包括：1）分级顺序释放复位信号（mb_reset→bus_struct_reset→interconnect_aresetn→peripheral_aresetn）确保系统有序启动；2）上电自动复位功能；3）可配置参数包括外部复位有效电平/脉
2026-07-22 18:00:00
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原创 【器件专栏】光耦的 CTR
光耦CTR（电流传输比）是光耦性能的关键参数，定义为输出光敏管集电极电流(I_C)与输入发光二极管正向电流(I_F)的比值（单位：%）。例如ACPL-217型号中，500E后缀的CTR范围为50-600%，而50DE后缀为300-600%，下限更高。CTR过高可能导致误触发或振荡，过低则需增大(I_F)，增加功耗并影响稳定性。因此，在要求较高的应用中需精确计算CTR，以确保电路可靠性和效率。
2026-07-21 21:15:00
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原创 【实战】AD9653设计要点
每通道 2 对差分 LVDS：数据 D±、帧同步 FCO±、数据同步时钟 DCO±DDR 模式（默认）：DCO 双边沿输出 16bit 数据，FPGA 常用，速率减半SDR 模式：单边沿输出，低速场景使用。
2026-06-27 09:16:53
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原创 RK平台HDMI IN调试篇-LT6911UXC
提示：这里可以添加技术整体架构例如：在语言模型中，编码器和解码器都是由一个个的 Transformer 组件拼接在一起形成的。
2026-06-25 15:27:40
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原创 【器件专栏】MOS管的IDSS
IDSS（饱和漏极电流）是场效应管在栅源电压为零、漏源电压足够大时的稳定漏极电流，反映器件的漏电特性。其关键特性包括：随温度指数上升（10℃翻倍）、随电压增大而变大，影响关断损耗。IDSS越小，器件功耗越低性能越好，对电池供电设备尤为重要。测试时需短接栅源极并施加80%耐压测量漏电流。高温高压下IDSS会显著增大，可能导致漏电超标，需严格筛选。该参数是评估MOSFET性能的重要指标，尤其影响低功耗设计。
2026-06-16 17:30:00
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原创 【数据采集专栏】校准方案
摘要：数据采集系统中，ADC的精度受多种误差因素影响，如积分非线性（INL）、偏移/增益误差、温度系数及信噪比（SNR）等。为减小误差，需进行校准，主要分偏移校准和增益校准两类。本文提出两种校准方案：方案1通过初始化、偏移校准、增益校准及微调步骤实现；方案2则基于传递函数调整增益误差。实际案例将对比两种方案的噪声误差数据，具体计算细节可进一步探讨。
2026-06-14 09:28:39
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原创 【器件专栏】电容的正切损耗
摘要： 电容损耗角正切（tanδ）是衡量电容能量损耗的关键参数，由介质损耗和等效串联电阻（ESR）导致，表现为有功功率与无功功率之比。其核心公式为tanδ=ESR/Xc或tanδ=ωC·ESR。实际案例中，电容烧毁常因忽略tanδ导致功耗过高，需通过多级滤波（如搭配电感、TVS管等）优化设计。设计需关注细节参数，避免单一依赖容值或耐压。
2026-06-14 09:06:07
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原创 【数据采集专栏】输入阻抗
本文介绍了两种常见的输入阻抗设计方案。50Ω阻抗主要用于射频、高频信号传输，通过阻抗匹配减少信号反射；而高阻输入（MΩ~GΩ级）适用于模拟弱信号测量，几乎不产生负载效应。针对需要兼容两种阻抗的场景，建议采用继电器切换方案：通过继电器将50Ω电阻并联接入或断开，实现阻抗模式的灵活选择。
2026-06-12 20:15:00
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原创 【数据采集专栏】偏置电压
摘要：本文介绍了偏置电压的概念及其在信号采集中的作用，包括信号水平移动、细节显现和测量精度提升。方案设计部分采用高速缓冲器6559实现偏置电压，重点阐述了PCB布局的关键要点，如缩短走线长度、电源滤波和模拟数字地分割。常见问题部分分析了波形抖动、信号饱和和采样误差的原因，并给出了更换低噪声器件、优化接地和调整增益等解决方案。（149字）
2026-06-11 17:45:00
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原创 【数据采集专栏】时钟同步（无时钟卡方案）
摘要：多通道数据采集系统的时钟同步方案主要有两种：使用单独时钟卡或无时钟卡方案。前者通过扇出同源时钟实现同步，但需解决传输链路导致的相位差异；后者依赖同步信号。具体实施方案包括：1）机箱背板共享参考时钟（主卡驱动全局时钟，从卡锁定背板时钟，同步精度<1ns）；2）NI-TClk主从同步（软件自动路由采样时钟和触发，精度≤500ps）。两种方案均能满足高精度同步需求，NI-TClk方案尤其适合快速部署场景。（149字）
2026-06-06 17:45:00
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原创 【数据采集专栏】时钟同步（有时钟卡方案）
多通道数据采集系统的时钟同步方案主要有两种：一种是采用单独的时钟卡，通过扇出同源时钟到各采集模块，利用物理等长设计和FPGA IODelay调整实现时钟同相；另一种是无需时钟卡，通过同步信号实现同步。前者适合高精度场景，后者成本较低。具体实现时需注意背板10MHz参考时钟的分配，各采集卡通过锁相环生成采样时钟，同时要解决传输链路带来的相位差异问题，确保多节点时钟同步的精确性。
2026-06-06 17:45:00
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原创 【数据采集专栏】触发模式的设计
本文介绍了三种触发模式的工作原理及适用场景：1）单次触发（FiniteTrig）适用于捕捉瞬态事件；2）正常触发（NormalTrig）适合低重复率信号采集；3）自动触发（AutoTrig）用于未知信号或直流信号场景。通过Verilog代码展示了触发控制模块的实现逻辑，包含状态机控制、超时计数等功能，能根据触发条件和模式信号自动切换工作状态。该设计可应用于示波器等仪器，实现对不同特性信号的高效采集控制。
2026-06-05 18:15:00
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原创 【数据采集专栏】通道触发设计要点
本文介绍了信号采集中的四种触发方式：1.边沿阈值触发（含上升/下降沿检测，可加滞回防抖）；2.窗口触发（区间内外触发）；3.预触发自触发（环形缓存保留前后采样点）；4.可重触发（自动复位连续捕捉）。重点说明边沿检测原理：通过比较器判断信号跨阈值，配合滤波计数器（如连续3点有效）增强抗干扰性，最终输出单时钟触发脉冲控制采集系统。这些方法可有效解决光电检测中的噪声干扰和脉冲捕捉问题。
2026-06-05 18:00:00
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原创 【数据采集专栏】耦合方式
本文介绍了信号耦合的两种方式及其应用场景。交流耦合通过串联电容滤除直流分量，适用于动态小信号放大及高频信号处理，但会阻碍低频信号；直流耦合保留完整信号频谱，适合低频和缓变信号采集，但大直流偏置可能影响ADC分辨率。TI方案采用继电器切换实现两种耦合方式：交流耦合时信号经隔直电容（0.1μF/1MΩ≈1.6Hz截止频率），直流耦合时电容被短路。文章详细对比了两者的电路原理、频率特性及典型应用（如IEPE传感器与温度监测），并强调了根据信号特性选择耦合方式的重要性。
2026-06-05 17:45:00
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原创 【数据采集专栏】利用TDC提高外部触发精度
本文介绍了基于FPGA进位链的时间数字转换器(TDC)实现方法。TDC用于高精度测量外部异步触发信号与系统时钟之间的时间差，通过FPGA内置的高速进位链(延迟50-300ps)将一个时钟周期细分为60-100个时间单元，结合粗计数(时钟周期)和细计数(进位链位置)实现ps级触发精度。文中特别指出，虽然进位链能大幅提升测量精度，但由于时钟抖动等因素需要进行校准，以确保TDC测量结果的准确性。这种设计将触发信号的时间测量精度从纳秒级提升至皮秒级，有效解决了传统时钟采样带来的误差问题。
2026-06-04 19:00:00
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原创 【数据采集专栏】触发电路的硬件选型核心要点
本文介绍了数据采集系统中触发的基本概念和硬件设计方法。触发指在满足特定条件时才开始采集数据，避免冗余存储。以SA220P采集卡为例，分析了外部触发电路设计要点，包括比较器、DAC选型及参数考虑（阻抗50Ω、电平范围±5V等）。推荐了TI的7220、7334等芯片方案，并指出触发时间插值等算法问题需另作讨论。全文150字。
2026-06-04 18:45:00
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原创 易灵思开发以太网接口实战-硬件部分
本文介绍了基于易灵思T85 FPGA的千兆以太网硬件设计方案，重点讲解了RGMII接口实现和国产PHY芯片YT8521S的应用。方案采用五层架构：FPGA（MAC+RGMII）、PHY芯片、网络变压器、RJ45插座及电源时钟系统。关键设计包括：T85 FPGA必须使用专用DDIO引脚分配RGMII信号；PHY电路需注意3.3V/1.8V电平匹配、25MHz时钟和复位设计；网络变压器需实现阻抗匹配和隔离。文中详细列出了PCB布线规则，强调RGMII信号组内等长（≤5mil）和差分线阻抗控制（100Ω）。最后提
2026-05-29 17:45:00
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原创 AD22统一修改位号丝印大小
在Altium Designer 22中批量修改位号丝印大小的高效方法：通过右键选择"查找相似对象"功能，设置Object Kind、Layer和Designator为"Same"进行精准筛选。选中所有匹配位号后，在PCB Inspector面板中统一调整TextHeight和StrokeWidth参数即可实现全局修改。操作完成后使用Shift+C快捷键清除筛选状态。这种方法避免了逐个修改的繁琐，显著提升了PCB设计效率。
2026-05-15 09:08:42
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原创 线阵相机坏点校正方案
由于半导体制造工艺缺陷和材料差异等因素的影响，导致线阵图像探测器的靶面像元光电特性不一致，即探测器响应非均匀性问题。光电特性太差的像元会形成坏点，这些坏点对小目标检测会造成大概率的漏检和误检。
2026-05-14 16:10:41
319
原创 基于 Ａurora 的 光纤通信方案
本文介绍了基于FPGA和Aurora协议的光纤接口设计方案。系统采用Xilinx提供的Aurora64B/66B IP核，支持点对点和点对多点两种拓扑结构，通过AXI4-Stream总线实现高速数据传输。核心模块包括IP核配置、编码解码、链路管理和通道绑定等功能，物理层采用高速收发器和光模块实现光电转换。系统优化策略涵盖带宽、延迟、可靠性等方面，通过通道绑定、CRC校验等技术提升性能。该方案降低了GTH开发难度，适用于FPGA间高速数据交互场景。
2026-05-11 13:03:35
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原创 硬件工程师6月实战项目-20G高速数字示波器模拟电路开发
摘要：新凯来推出20G高速示波器模拟电路开发实战课程，针对刚毕业或入职2-3年的工程师。课程基于FPGA架构设计2通道10G采集系统，涵盖电源设计、时钟树、PCIe接口等核心知识点。采用子母卡结构（FMC连接器），子卡为TI 10G芯片模拟电路，母板为Xilinx Ultrascale FPGA数字处理。项目涉及万pin级PCB设计，全面覆盖高速电路工程师能力需求。11月开展5人小班教学（998元/人），通过实战帮助学员快速入门高速电路设计领域。
2026-05-08 13:13:45
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原创 FPGA时序约束有什么用，物理上的实际意义是什么
时序约束的本质是为FPGA设计建立物理层面的时间规则。由于信号传输存在固有延迟（线缆电阻电容、触发器响应时间等），必须确保数据在时钟边沿前后满足建立时间和保持时间要求。未加约束会导致亚稳态、逻辑错误和性能下降：信号延迟超标可能使数据未被正确采样，时钟偏移会造成不同步，工具随意布线将导致时序违规。通过设定最大/最小延迟和时钟偏差等约束，强制布线工具遵守半导体器件的物理时序特性，从而保证电路稳定工作在目标频率。这相当于为芯片内部信号传输设置了精确的交通管制，确保所有数据都能按时到达目的地。
2026-05-06 15:57:58
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原创 TI-ADC原理与误差分析
摘要：时间交织型模数转换器(TI-ADC)系统由多个并行子ADC和数字处理模块构成，通过时间交错采样实现高速数据采集。系统误差主要来源于子ADC间的非一致性，包括偏置、增益和时间失配误差。数字处理模块通过数据重排、误差估计与补偿等算法进行信号矫正。TI-ADC性能指标包含动态性能(SNR、SNDR等)和静态性能(分辨率、ENOB等)。误差建模分析表明，偏置误差导致固定偏差，增益误差造成倍数关系，时间误差引起采样间隔不均。这些误差会降低系统精度，需通过数字处理进行补偿优化。
2026-04-25 17:00:00
149
原创 大带宽数据存储架构设计
本文设计了一个8通道高速信号同步采集系统，采样速率≥2.5GHz，精度14bit，存储容量≥5GB。系统采用FPGA架构，使用1片NORFLASH存储程序数据，1片DDR4作为运行内存。为满足320-384Gbps的数据存储带宽需求，创新性地采用8片DDR4 SDRAM分两簇扩展存储，通过并行控制实现32Gbit存储容量和带宽倍增。数据通过JESD204B接口接收224bit宽信号，并转换为14bit位宽存储。该设计解决了高速大容量数据实时存储的挑战，同时兼顾了硬件成本控制。
2026-04-25 17:00:00
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原创 如何判断探测器信号是否处于半阱
摘要：探测器的“半阱”状态位于线性响应最佳区间，是性能标定的关键参考点。工程师通过调整积分时间使探测器工作在“半阱”状态，此时信噪比和动态范围最优，可准确测量NETD等核心参数。具体操作需先获取探测器的阱容参数，通过逐步增加积分时间使输出值达到半阱值，并验证线性度（R²>0.99），确保信号质量。该状态对探测器校准和成像质量优化具有重要工程价值。
2026-04-14 17:02:41
114
原创 红外相机-非均匀性校正算法
本文摘要： 针对红外图像的非均匀性噪声问题，提出基于FPGA的四模块校正方案。锅盖噪声模块采用两点校正法，通过双辐照度辅助图像获取校正参数；固定模式噪声模块运用单点校正法，利用均匀挡片图像提取噪声特征；条纹噪声模块采用二维高斯核维纳滤波，结合行/列中值和方差分析保留高频细节。系统通过多点采样平均提升信噪比，并创新性地引入像素强度差卷积运算来增强边缘特征，最终通过参数映射实现噪声校正。该方案有效解决了红外成像中因工艺缺陷和环境因素导致的图像质量问题，显著提升了成像均匀性。
2026-04-11 09:13:57
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原创 案例3：串口程序的实现
它的核心思想是一位一位地（串行）发送数据，并且收发双方不使用统一的时钟信号（异步）进行同步，而是依靠预先约定好的参数来解码数据。相对于并行通信（多根线同时传输多个位），其优点是需要的物理线路少，成本低，抗干扰能力强，适合长距离通信，但速度相对较慢。这样做的目的是采用高频时钟来锁存低频时钟，减少数据的误码率，增加接收模块的自纠错能力。数据的奇偶校验位是可以选择的，如果不使用奇偶，那么就没有这个数据位，我们本课程中没有用到奇偶校验。数据接收模块：在设置好传输波特率的情况下，根据串口传输时序，进行解串。
2026-04-07 08:36:12
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原创 案例2：封装自定义的IP
Step2：单击 Add SourceAdd or Creat design SourcesNext。Step6：单击 ToolsCreate and Package New IPNext。Step4：单击 Finish，完成 Verilog 文件的创建。选择 Review and PackagePackage IP。Step3：单击 Create File输入文件名OK。Step1：打开 VIVADO 软件，新建一个工程。Step7：选择 IP 的保存路径，单击 Next。Step9：查看生成 IP。
2026-04-07 08:35:28
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原创 50天学习FPGA第42天-MIG的介绍及使用
本文介绍了Xilinx MIG DDR控制器的配置流程及测试方法。主要内容包括：1）在Vivado中创建MIG控制器的详细步骤，重点说明频率设置（如400MHz DDR时钟对应100MHz用户时钟）、接口类型选择（AXI4）、DDR3参数配置等关键选项；2）配置过程中的注意事项，如引脚约束验证、内部参考电压选择等；3）DDR测试方法，通过软核调用官方SDK代码进行验证，并需修改时钟配置和复位信号。文章提供了从IP核配置到硬件验证的完整指导，强调参数设置需严格参照DDR3芯片手册。
2026-04-06 09:16:51
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原创 50天学习FPGA第41天-PCIe的的介绍及使用
摘要：XDMA是Xilinx提供的高性能PCIe DMA IP核，支持PCIe 2.0/3.0协议，可配置为AXI4或AXI4-Stream接口。配置过程包括Basic、ID、BAR、MISC和DMA五个部分：Basic设置PCIe物理参数；ID配置厂商信息；BAR扩展用户逻辑访问；MISC设置MSI/MSI-X中断方式；DMA配置H2C（主机到设备）和C2H（设备到主机）传输通道数量，支持多数据源并行传输。该IP核适用于大数据量异步传输和低延迟数据流场景。
2026-04-06 09:15:33
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原创 50天学习FPGA第40天-JESD204B的介绍及使用
end // 总错误计数 error_counter <= error_counters[0][15:0] + error_counters[1][15:0] + error_counters[2][15:0];end end // 调试数据输出 assign debug_data = { error_counters[0][7:0], error_counters[1][7:0], error_counters[2][7:0], link_status };
2026-04-03 08:44:02
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原创 50天学习FPGA第39天-CLOCK的介绍及使用
/ 时钟复位 // 时钟向导 IP 实例 clk_gen clk_gen_inst ( // 时钟输入 .clk_in1(sys_clk_100m), // 复位（低有效） .resetn(sys_rst_n), // 时钟输出 .clk_out1(clk_200m), .clk_out2(clk_100m), .clk_out3(clk_50m), .clk_out4(clk_25m), // 状态 .locked(locked) );input wire clk_par_in, // 并行时钟。
2026-04-03 08:43:28
180
PCIE2.0规范，英文原版
2023-04-05
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