公司用Quartus 10.0。编译单个模块的vhdl或者verilog没有错误。偏偏在第一部Analysis & Synthesis的最后一点(大概97%)处,弹出一个错误对话框,大致内容是:
Quartus Internal Error subsystem /..../...../amerge amerge_merger_op.cpp line:911
搜罗了一下网上的解决方法,大部分的针对的问题都是:
Internal Error: Sub-system: AMERGE, File: /quartus/atm/amerge/amerge_kpt_op.cpp, Line: 220
Quartus官网正解是: