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RSS订阅原创 第4章：Verilog-SPICE flow 的混仿
准备输入文件默认情况下，在vcs命令中添加-ad选项，工具会自动打开并读取vcsAD.init混仿控制文件（也可以使用-ad=control_file_name令工具读取自定义名称的控制文件），该文件包括了混仿的所有配置指令。vcsAD.init中必须包含choose指令来指定模拟仿真器。编译前，需准备好以下文件：Verilog网表文件，如testbench.vVerilog-A文件（如果用到了的话）SPICE网表文件（包括器件模型库）混仿控制文件（即vcsAD.init）指令文件（如cf
2022-03-15 15:11:59
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原创 第3章：混仿高级特性
第3章：混仿高级特性Testbench复用时实例名冲突在某些SPICE仿真器（如HSPICE和Eldo）中，模拟子电路的实例名需要以字母“x”开头，而数字端view则不需要“x”，导致同一个模块的实例化，Verilog view和SPICE view的名称不一致：// 注意下面的 g1,g2,g3 和 xg1,xg2,xg3 的区别// Verilog dutmodule dut (out,clk);output out;input clk; inv1 g1 (net1,clk); i
2022-03-15 15:05:16
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原创 SoC 设计流程
1. 软硬件协同设计软硬件协同设计指的是软硬件的设计同步进行，在系统定义的初始阶段两者就紧密相连。这种方法使软件设计者在硬件设计完成之前就可以获得软件开发的虚拟硬件平台，在虚拟平台上开发应用软件，评估系统架构设计，从而使硬件设计工程师和软件设计工程师联合进行 SoC 芯片的开发及验证。这样并行设计不仅减少了产品开发时间，同时大大提高了芯片一次流片成功的概率。具体流程如图2-1所示。1.1 系统需求说明将用户的需求转换为用于设计的技术文档，并初步确定系统的设计流程1.2 高级算法建模与仿真确定流程
2021-10-11 19:26:43
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空空如也
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