准备输入文件
默认情况下,在vcs
命令中添加-ad
选项,工具会自动打开并读取vcsAD.init混仿控制文件(也可以使用-ad=control_file_name
令工具读取自定义名称的控制文件),该文件包括了混仿的所有配置指令。
vcsAD.init中必须包含choose
指令来指定模拟仿真器。
编译前,需准备好以下文件:
- Verilog网表文件,如testbench.v
- Verilog-A文件(如果用到了的话)
- SPICE网表文件(包括器件模型库)
- 混仿控制文件(即vcsAD.init)
- 指令文件(如cfg文件),取决于使用了哪种模拟仿真器
编译设计
语法:vcs verilog_design_file(s) -ad [=mixed-signal_control_file] [vcs options]
举例:
vcs -full64 -ad=vcsAD_1CPU.init +vcs+dumpvars+cosim.vcd \
testbench.v adder.v -l cosim_1CPU.log
重新编译
由于目前仿真工具需要编译阶段和运行阶段一起工作,所以不要使用增量编译。
当对设计文件(Verilog、Verilog-A、SPICE)或控制文件(vcsAD.init)有任何修改时,再或者是使用模拟配置指令修改了SPICE网表的大小写敏感特性,必须按照以下步骤对设计重新编译:
- 删除上一次混仿产生的临时文件和目录,包括
simv.daidir
和csrc
。 - 重启仿真
运行仿真
语法:simv [vcs runtime_options]
举例:
simv -l sim.log
可以在VCS中使用-R
指令,让编译和运行同时进行,如:
vcs -full64 -R -ad=vcsAD.init testbench.v adder.v -l comp.log \
-debug_pp -o simv -l sim.log