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王工技术专栏
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时序设计中的异步时钟寄存器同步
今天在Verilog设计中遇到一个这样的问题: 有两个时钟,分别是clk和clkX8,clk由clkX8八分频得到。在设计中有多组寄存器需要周期性的置位,置位信号a属于clk时钟域中的信号,而触发器的触发条件为clkX8的上升沿。 奇怪的现象产生了,每次用置位信号a对寄存器组R进行置位后,寄存器组R输出值变为预期值,但是一旦置位信号a撤销,寄存器组R尚未达到赋值条件原创 2015-02-27 20:37:18 · 3145 阅读 · 0 评论 -
关于IO信号质量和芯片内部布线延迟的思考
昨天遇到这样一个问题,FPGA通过普通IO管脚对模拟信号-数字信号转换器LTC2263发送采样时钟,并且该DAC工作模式配置为14bits、双通道转化模式。结果得到的数字量输出很不稳定。表现为,数据同步信号FR相位抖动,造成FPGA无法正确对2263的转化结果进行解串!最终,影响到了产品的成像质量! 排除了采样时钟和探测器主时钟的数量关系错误后,笔者只剩一种推测—IO的输出信号质原创 2015-03-10 13:17:48 · 1948 阅读 · 0 评论