FPGA
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WTT_1988
这个作者很懒,什么都没留下…
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FPGA之ODDR
通过oddr把两路单端的数据合并到一路上输出 上下沿同时输出数据 上沿输出a路下沿输出b路 如果两路输入信号一路恒定为1,一路恒定为0,那么输出的信号实际上就是输入的时钟信号ODDRPrimitive: A dedicated output register to transmit dual data rate (DDR) signals from V转载 2014-02-26 14:17:23 · 11896 阅读 · 0 评论 -
ncverilog使用
ncverilog是shell版的,nclaunch是以图形界面为基础的,二者调用相同内核;ncverilog的执行有三步模式和单步模式,在nclaunch中对应multiple step和single stepncverilog的三步模式为:ncvlog(编译) ncelab(建立snapshot文件) ncsim(对snapshot文件进行仿真)基于shell的ncverilog操...原创 2014-12-22 13:43:09 · 7321 阅读 · 1 评论 -
如何阅读SDF文件
sdf- standrad dealy format,标准延时格式文件。作为一个ASIC工程师,需要时常和这个东西打交道,比如synthesis,STA,post-simulation,eco。也算是一个非常基本的概念,但也时常发现很多工程师对此认识模糊不清,所以写写。First, delay分为cell delay 和wire delay.顾名思义,cell delay是指元器件转载 2014-12-03 10:04:41 · 16883 阅读 · 0 评论 -
提高NC-Verilog仿真效率的技巧
本文回顾了一些NC-Verilog的命令行选项,并说明这些选项如何影响仿真效率。同时,我们也展示了一些技巧,以帮助用户的NC- Verilog在最大效率下仿真一个设计和测试平台。 文中的命令行选项语法采用单步启动的方式(ncverilog +),这些选项也适合多步启动模式(ncvlog, ncelab, 或ncsim)。 安装最新发布的软件 首先确认你是否安转载 2014-11-25 13:35:39 · 5520 阅读 · 0 评论 -
specify block
specify block用来描述从源点(source:input/inout port)到终点(destination:output/inout port)的路径延时(path delay),由specify开始,到endspecify结束,并且只能在模块内部声明,具有精确性(accuracy)和模块性(modularity)的特点。specify block可以用来执行以下三个任务:一、描转载 2014-12-01 11:23:24 · 1078 阅读 · 0 评论 -
NC-Verilog Simulator
在NC自带的帮助Cadence NC-Verilog Simulator Help中都可以找到。ncverilog是shell版的,nclaunch是以图形界面为基础的,二者调用相同内核;ncverilog的执行有三步模式和单步模式,在nclaunch中对应multiple step和single stepncverilog的三步模式为:ncvlog(编译) ncelab(建立转载 2014-12-01 11:22:13 · 4282 阅读 · 0 评论 -
Verilog中的$display和$write任务
1、格式 $display(p1,p2, …,pn); $write(p1,p2, …,pn);这两个函数和系统任务的作用都是用来输出信息,即将参数p2到pn按参数p1给定的格式输出。参数p1通常称为:“格式控制”,参数p2至pn通常称为“输出列表”。$display自动地在输出后进行换行,$write则不是这样。如果想在一行里输出多个信息,可以使用$wri转载 2014-11-26 14:08:59 · 13897 阅读 · 0 评论 -
verilog打印 数据类型的语法
下面是verilog打印的语法转义符 意义说明%d 以及 %D 以十进制格式输出%b 以及 %B 以二进制格式输出%o 以及 %O 以八进制格式输出%h 以及 %H 以十六进制格式输出%s 以及 %S 以字符串格式输出%c 以及 %C 以ASCII码格式输出%v 以及 %V 输出线网类型变量的强度%m 以及 %M 输出层次名%t 以及 %T 以当转载 2014-03-27 10:59:54 · 7097 阅读 · 0 评论 -
阻塞(=)赋值和非阻塞(<=)赋值
在写组合逻辑电路的代码时,我发现书上例子大都用的"=";而在写时序逻辑电路代码时,我发现书上例子大都用的""。之前就知道在Verilog HDL中阻塞赋值"="和非阻塞赋值"有着很大的不同,但一直没有搞清楚究竟有什么不同,现在来慢慢的琢磨它。 对于我这样的初学者而言,首先要掌握可综合风格的Verilog模块编程的8个原则,并且牢记,才能在综合布局布线的仿真中避免出现竞争冒险现象。转载 2014-04-14 13:19:16 · 2187 阅读 · 0 评论 -
DCM/PLL/DLL的区别
问:DCM/PLL/DLL有什么区别?答:DCM is a digital clock manager that provides multiple functions. It can implement a clock delay locked loop, a digital frequency synthesizer, digital phase shifter, and a转载 2014-04-29 14:36:02 · 2748 阅读 · 0 评论 -
VHDL的数据结构
6.2 VHDL的数据结构VHDL定义了常量、变量和信号三种数据对象,并规定每个对象都要有唯一确定的数据类型。下面从标识符、数据对象、数据类型和表达式几个方面介绍一下VHDL的数据结构。6.2.1 标识符标识符是书写程序时允许使用的一些符号(字符串),主要由26个英文字母、数字0~9及下划线“_”的组合构成,允许包含图形符号(如回车符、换行符等)。可以用来定义常量、变量、信号、端口转载 2014-03-04 15:15:39 · 2868 阅读 · 0 评论 -
VHDL数据类型
VHDL数据类型VHDL是一种强数据类型语言。要求设计实体中的每一个常数、信号、变量、函数以及设定的各种参量都必须具有确定的数据类型,并且相同数据类型的量才能互相传递和作用。VHDL数据类型分为四大类:1标量类型(SCALAR TYPE);2复合类型(COMPOSITE TYPE转载 2014-03-03 13:35:59 · 2961 阅读 · 0 评论 -
亚稳态
1.1 亚稳态发生原因 在FPGA系统中,如果数据传输中不满足触发器的Tsu和Th不满足,或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间(recovery time)不满足,就可能产生亚稳态,此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态,在这段时间里Q端在0和1之间处于振荡状态,而不是等于数据输入端D的值。这段时间称为决断时间转载 2016-03-14 16:03:58 · 890 阅读 · 0 评论