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FPGA及其开发工具
wu_shun_sheng
这个作者很懒,什么都没留下…
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Xilinx基于PCIE的部分重配置实现(一)
版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。 ...转载 2019-10-14 15:55:47 · 1618 阅读 · 2 评论 -
Xilinx 7系列FPGA部分重配置【2】
原文链接:http://www.cnblogs.com/lazypigwhy/p/10450406.html ...转载 2019-10-14 14:56:41 · 2769 阅读 · 0 评论 -
FPGA开发之算法开发System Generator
[原文链接](http://xilinx.eetrend.com/article/8871) 由 技术编辑archive1 于 星期三, 07/22/2015 - 15:42 发表 现在的FP...转载 2018-04-06 08:10:25 · 9787 阅读 · 0 评论 -
verilog-2001语法注意部分(转)
l generate语句Verilog-2001添加了generate循环,允许产生module和primitive的多个实例化,同时也可以产生多个variable,net,task,function,continousassignment,initial和always。在generate语句中可以引入if-else和case语句,根据条件不同产生不同的实例化。为此,Verilo...转载 2019-09-03 09:43:58 · 1467 阅读 · 0 评论 -
Xilinx FPGA的专用时钟引脚及时钟资源相关
主要参考了https://www.eefocus.com/liu1teng/blog/12-02/237897_4533d.html 、Xilinx UG471、UG472以及Xilinx Forum上的一些问答,在此一并表示感谢。-------------------------------------------------------------------------...转载 2019-09-18 17:54:57 · 1671 阅读 · 0 评论