初学verilog,写得不好请多指教
/*在LCD上显示12580 yi an wo bang ni
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
00 01 02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F 第一行
40 41 42 43 44 45 46 47 48 49 4A 4B 4C 4D 4E 4F 第二行
比如第二行第一个字符的地址是40H,那么是否直接写入40H就可以
将光标定位在第二行第一个字符的位置呢?这样不行,因为写入显
示地址时要求最高位D7恒定为高电平1所以实际写入的数据应该是
01000000B(40H)+10000000B(80H)=11000000B(C0H)
*/
module lcdcnt(clk,rst_n,en,rs,rw,data);
input clk,rst_n;//50MHZ clock,reset
output[7:0]data;//8 bit output data
output rs,rw,en;
reg rs,rw,en;
reg[7:0]data;
parameter
IDLE =10'b0000000000,//闲置
CLEARSCREEN =10'b0000000001,//清屏
CURSORHOME =10'b0000000010,//光标归位
SETMODE =10'b0000000100,//模式设置
DISPCTRL =10'b0000001000,//显示设置
SHIFTCTRL =10'b0000100000,//移位设置
SETFUNC =10'b0001000000,//功能设置
SETCGRAM =10'b0010000000,//设置CGRAM
SETDDRAM1 =10'b0100000001,//DDRAM1
SETDDRAM2 =10'b1000000000,//DDRAM2
// BF =10'b1000000001,//繁忙位设置
WRITERAM1 =10'b1000000010,//写data
WRITERAM2 =10'b1000000011;//写data
reg[15:0] cnt; //时钟计数
always@(posedge clk)
begin
if(!rst_n) cnt<=0;
else cnt<=cnt+1'b1;
end
wire tc_cnt;//25000个时钟周期时,tc_cn保持一个时钟的高电平,再25000个低电平,有assign设置成wire?
assign tc_cnt=(cnt==16'd25000)?1'b1:0;
reg clk_div;//在tc_cnt的上升沿clk_div取反
always@(posedge tc_cnt)
begin
if(!rst_n) clk_div<=0;
else clk_div<=~clk_div;
end
reg clk_int;//在clk_div上升沿clk_int取反
always@(posedge clk_div)
begin
if(!rst_n) clk_int<=0;