FPGA Base 时钟无毛刺切换电路

在FPGA设计中其实并不推荐对时钟进行切换，但是在芯片设计中，弱队功耗有要求时，则会使用时钟切换技术。

下面给出一个altera时钟切换示意图

位选信号sel分别作用于两个时钟域，且互斥。
经过跨时钟域处理后，和时钟相与
每次只有一个时钟工作，另外一个时钟常为0.，所以最后两个时钟经过一个异或门，输出clk_out