FPGA Base Xilinx跨时钟域宏XPM_CDC Verilog HDL 核心在于Hardware Description Language，掌握基础后通过搭积木的方式来形成你的设计，XPM_CDC在命名上已经告知用户不同的XPM_CDC用于处理不同场景下的跨时钟域处理。如果对于截图中的CDC用法不是很了解，建议在bing上搜索，会有很丰富的资料讲解。最近看手底下的小伙子们写代码，对于跨时钟域的处理极度的不规范，还是放下这句话。其实Xilinx公司已经为用户提供了宏定义，实现跨时钟域处理，见截图。习惯养好，不说称为优秀的FPGA工程师，至少不拉跨。
FPGA Adva DDR缓存设计注意事项 时间如白驹过隙，犹记得２０１４年前后在实习单位，在一次方案讨论中，老陈略带烦燥的说，“我就不喜欢在设计中使用DDR，引入的时钟和复位让整个设计很复杂，小吴，以后你设计逻辑能不用DDR就不用DDR，别给自己填麻烦。” 不过，随着FPGA 供应商的IP越发成熟，屏蔽了非常多的技术细节，用户在使用DDR控制器的时候，只需要关注用户侧接口就可以。即便如此，设计中还是有一些值得讨论的点。这部分大的原则都是相同的，在DDR控制器IO横跨多个bank的时候， 控制i信号（时钟、地址、选通）信号放中间，数据信号放两边。具体
Xilinx Vivado2019.2 XPM_FIFO xpm_fifo_async 最近用Xilinx的XPM ，居然踩到坑了如下图所示，在释放复位以后，XPM_FIFO的复位信号那是过了好久才释放需要对复位释放的时间进行注意了如果在复位没有释放的时候对FIFO机型写操作，写不生效...
远程访问Modelsim及Matlab的方法 远程访问Modelsim及Matlab的方法实际工作中经常需要在实验室远程访问办公室的PC，使用Matlab和Modelsim这里插个旗子， 记录如何远程访问Modelsim及Matlab的方法如图所示采用Notepad++打开对应软件的license，然后在license的每一行最后加上TS_OK，即可实现远程桌面打开Modelsim及Matlab！目前还在使用Notedpad++，最终我会过渡到vim+VSCode下...
2022年技术规划 2022年准备计划做以下事情1，推进systemVerilog在团队内的使用，随着项目的进行，基于amba总线的工程越来越大，采用sv会解决一些问题2，推进VCS仿真工具的使用，实现UVM平台的搭建3，考虑FPGA开发向数字前段靠近，严格要求开发仿真流程4，继续开展组内模块分享与技术交流，实现技术的共同进步...
FPGA Base Xilinx AMBA AXI Protocol Checker小试 AMBA中AXI总线目前已经广泛的在FPGA中使用Xilinx为用户提供了很多关于AXI接口相关的IP，今天这里的主角就是Xilinx的《AXI Protocol Checker》用户在编写玩AXI４接口的模块后，可以使用该IP对读写功能进行验证然后在PC_Status端口检查错误异常标志位，看接口是否满足标准的AXI3、AXI4、AXI4-Lite功能避免重复造轮子，可以提高工作效率，实际使用时，只需要按照如下的拓扑，插入监控模块即可这里实现了一个ST2AXI4的i接口转换，只对写端口进行了
FPGA Base Modelsim提示(vlog-2155) Global declarations are illegal in Verilog 2001 syntax. 错误提示 ：Modelsim 提示(vlog-2155) Global declarations are illegal in Verilog 2001 syntax.解决方法：1 、采用绝对路径包含头文件2、把报错的头文件从编译路径中删除经过测试，方法2测试解决了问题…( ╯□╰ )...
Keil MDK黑色主题配色 最近在Keil中调整自己喜欢的配色参考这一篇博客，对keil中的颜色进行了设置https://blog.csdn.net/xiaoting451292510/article/details/8226325
STM32-Keil软件仿真和硬件仿真/在线仿真 原文链接 ： https://blog.csdn.net/wei348144881/article/details/108715684主要参考该文章实现在Keil中对编写的嵌入式C代码进行验证
EHW AC/DC耦合 AC/DC直流耦合FPGA的GTAC耦合DC耦合思考FPGA的GTXilinx的GT作为高速的串行信号，对外到底是采用AC耦合还是DC耦合，上周在和周围年轻的小伙伴们讨论时，其实发现这个地方自己没有认真的去看过，没有调研就没有发言权！接下来，把学习的过程记录在这里，主要是参考TI公司的文档。AC耦合截图来自于TI公司的文档《scaa059c AC-Coupling Between Differential LVPECL, LVDS, HSTL, and CML.pdf》，其中重点采用高亮和下划线给
FPGA Altera Remote Update笔记 最近种种原因接手了一个altera的项目，其实对于FPGA工程师而言，Xilinx和Altera都是不错的选择。但是因为人的精力总是有限的，可能也是自己比较懒惰，在平台之间切换而不能专注于设计本身，花费大量的时间学习工具或者每一家特有的 IP，内心主观医院认为这样的工作对于FPGA工程师个人而言，增值有限。吐槽完了，进入今天的主题，聊一聊Altera的远程升级子系统远程升级子系统核心包括对用户侧接口的适配（RSU Control Module）、Flash控制器、RSU IP Core三部分这里高亮
EHW Flash记录 前言Flash作为一种非易失性存储，用于存放系统启动的固件。作为FPGA工程师，在基于FPGA的固件升级时，FPGA需要访问配置flash，完成固件的更新。用软核的方式升级采用RTL实现flash控制器进行升级不管采用哪种方式，对于flash器件本身的结构，由结构所规定的操作方式还是需要加以了解掌握Flash结构这里以SPI Flash为例，学习其内部结构从框图中可以看到通常flash对外的引脚如下名称用途RESET#复位HOLD#中断操作W#写保
Matlab Imaging Processing Toolbox——fsepecial Matlab Imaging Processing Toolbox——fsepecialMatlab Imaging Processing Toolboxfspecial 函数usage说道图像，默认想到的都是二维的数组三通道或者四通道的结构，但是对于线阵CCD图像而言，它输出的也是一维线阵图像Matlab Imaging Processing Toolboxfspecial 函数usageh = fspecial(type)h = fspecial('average',hsize)h = f
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