newcode-day1

V2 T触发器

用verilog实现两个串联的异步复位的T触发器的逻辑，结构如图：

信号示意图：

波形示意图：

输入描述：

输入信号 data, clk, rst，类型 wire，在testbench中，clk为周期5ns的时钟，rst为低电平复位

输出描述：

输出信号 q ，类型 reg

T触发器功能： q*=q^T,其中q是现态，q*是次态，T是输入，在这儿是data。
两级级联T触发器真值表：

代码：

`timescale 1ns/1ns
module Tff_2 (
input wire data, clk, rst,
output reg q=0  
);
//*************code***********//
reg q0=0;
    always@(posedge clk or negedge rst)
        begin
            q0<=data^q0;
            q<=q0^