SV-lab1-tb2.4

task clk_gen(input int time1);//形参类型不能是logic，我试过之后不会产生时钟，因为int、integer等定义数据的位数32位，不存在溢出，而logic、wire、reg表示的是一种类似于结构的类型，wire、logic、reg没申明位数就是表示1位，数据溢出。
  clk <= 0;
  forever begin
    #(time1/2) clk<= !clk;//这里必须用小括号包起来表示是一个整体
  end
endtask

initial begin
  clk_gen(20);// generate clk
  //rstn_gen();
end