SVA学习

已于 2022-05-09 17:28:15 修改
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文章标签： 学习
于 2022-05-09 16:46:50 首次发布
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本文链接：https://blog.csdn.net/wwhssb/article/details/124669771
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这篇博客详细介绍了SVA（SystemVerilog Assertions）中的时序逻辑概念，包括a##1b[=2]##1c和a##1b[*1:5]##1c等表达式的用法和区别。博主强调了这些信号关系在验证中的关键作用，特别是对于理解和预测电路行为的重要性。博客内容适合系统验证工程师和数字集成电路设计人员学习。
摘要由CSDN通过智能技术生成

大佬的SVA笔记1
大佬的SVA笔记2
笔记2参考价值更大
易错点：

  1. a ##1 b[=2] ##1 c //a x x b x x x b x x c , then anytime later, c is ture
    a ##1 b[->2] ##1 c //a x x b x x x b c, at next cycle, c is ture
    a ##1 b[*1:5] ##1 c //a b b b b c 与上面的区别在于，所有的信号关系都是时钟连续的
wwhssb
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