吴玮睿-CSDN博客

原创期末实验的记录

第一部分：本次实验的介绍这次给大家带来三次实验，以下是本次实验的代码第一个实验来自课本教材上的p39图2.42 行为级描述电路代码语言 module example5(x1,x2,s,f); input x1,x2,s; output f; reg f; always @(x1,x2,s) if (s==0) f=x1; else f=x2; endmodule 第二个实验来自Verilog HDL高级设计（第二版） p159图6.16 锁存器的无意综合第一个文件:or4实验原理文件 modu

2021-07-01 04:16:00 256 1

原创数电单人实验第六次

本次为大家带来三个实验，十分有重要意义的实验。第一部分：实验代码 div2的文件讲述的是移位除法器 module div2(clk, reset, start, A, B, D, R, ok, err); parameter n = 32; parameter m = 16; input clk, reset, start; input [n-1:0] A, B; output [n+m-1:0] D; output [n-1:0] R; output o

2021-06-11 14:21:23 221 1

原创关于modelsim第四次单人实验

第一部分：实验代码来自课本6-1的实验代码 module decoder3x8(din,en,dout,ex); input [2:0] din; input en; output [7:0] dout; output ex; reg [7:0] dout; reg ex; always @(din or en) if(en) begin dout=8'b1111_1111; ex=1'b1; end else begin case(din) 3'b0

2021-06-04 14:59:06 381

原创 module仿真实验

这两次的实验我们用的10d.1的仿真实验第一部分：实验代码第一个实验代码 module MSDFF(Q , Qbar , D , C ); output Q , Qbar ; input D , C ; not not1 ( NotD ,D) , not2 ( NotC , C) , not3 ( NotY , Y) ; nand nand1 ( D1 , D , C) , nand2 ( D2 , C , NotD) , nand3 ( Y , D1 , Ybar

2021-05-28 14:36:32 307

原创 p82页的32位加法器的仿真实验

本次为大家带来的一次32位加法器的仿真实验第一部分，实验代码 module addern(carryin,X,Y,S,carryout); parameter n=32; input carryin; input [n-1:0]X,Y; output reg [n-1:0]S; output reg carryout; reg [n:0]C; integer k; always @(X,Y,carryin) begin C[0]=carryin; for(k=0;k<n;k=k+1) begin

2021-05-22 04:14:03 647

原创第三次modelsim20.1的联合仿真实验

本次为大家带来两个实验第一个是modelsim20.1的联合仿真的实验 module fulladd(sum,c_out,a,b,c_in); output sum,c_out; input a,b,c_in; wire s1,c1,c2; xor (s1,a,b); and (c1,a,b); xor (sum,s1,c_in); and (c2,s1,c_in); or (c_out,c2,c1); endmodule 第二个文件代码 module test; wir

2021-05-09 23:29:07 216

原创 2021-03-15

第一次quartus ii 实验第一步：安装quartus ii 13.1软件 (https://pan.baidu.com/s/1ZT0ovNAAZ_j3jTGzVCYfbQ) 提取码：5jf2 第二步： 1）打开quartus软件，建立目标项目 2）在空白的操作区输入本次的代码，然后点击保存，进行下一步的项目操作。 3）通过运行看到下面的技术栏显示我们的代码没有错误，点击上面的紫色编译器开始编译。 4）这三个区域代表我们的编译运行的过程和选择的芯片运行的信息，等待左下角绿色小框编辑好后，查看最下角

2021-03-15 19:51:30 121

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