FPGA设计—UVM验证篇(1) Hello world

首先要感谢我最最亲爱的小虫虫，今天起要开始做些有意义的事，记录和分享一些东西。——题外话

这里就不赘述UVM为何物了，做了半年多的FPGA设计验证工作，按需求一直是用VHDL编写测试程序，最近看了几天UVM验证方法学的书，感觉这是一种很好的验证工具，现在开始UVM的学习，于是准备用ModelSim做一个Hello world，于是到网上随便搜了段代码，进行测试，见下方：

`include "uvm_pkg.sv"
module hello_world_example; 
   import uvm_pkg::*; 
   `include "uvm_macros.svh"
   initial begin 
     `uvm_info ("info1","Hello World!", UVM_LOW) 
   end 
endmodule: hello_world_example

可能是因为使用的测试工具比较新（ModelSim SE 10.0c）吧，直接可以编译，然后进行仿真/运行，结果见下：