FPGA设计—VHDL语言篇(1) 模块例化

关于模块例化有两种方式,一种是通过声明,在进行例化,另一种是直接进行例化操作,第一种可以通过configuration进行配置,便于统一管理配置,第二种调用方便,但不能通过configuration进行配置,不利于日后配置结构体。

声明:

component <name>
  port(port1;[port2];...);
end component

例化:
<name_1>:<name>
  port map(port1,[port2],...);

直接例化:
<name_1>: entity work.<name>
  port map(port1,[port2],...);

> > >VHDL参考资料< < <

  • 5
    点赞
  • 23
    收藏
    觉得还不错? 一键收藏
  • 0
    评论

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值