FPGA任务(如框图示):
DCM+
ADC模块+
通道切换+
数据缓存至片上ram完成4次采样对应点平均+
USB读写模块
//硬件语言:verilog
//开发环境:Xilinx ISE Design Suite 12.2_1
//器件:xc3s1000-5fg320
//几点说明:1.USB-SlaveFIFO,读下发命令优先;2.采样命令为新周期的触发信号,周期内完成四次采样并求平均后存入ram3,支持PC间断读取结果;3.同轴开关接通后需要等待
//此为公司项目,博文只记录开发思路与部分细节,如有相关疑问或指教,请追加评论,一起讨论。
//主状态机(FSM)
//数据搬运的关键时序(保证地址、数据的建立、保持裕度)
Timing1: ADC--->Ram Write
Timing2: Ram Read --->Ram Write
Timing3: Ram Read --->CY68013 Write