本文介绍了一个使用Labview、USB和FPGA进行数据采集的项目。FPGA部分涉及DCM、ADC模块、通道切换、数据缓存及4次采样平均，并采用Verilog语言在Xilinx ISE Design Suite 12.2_1环境下开发，目标器件为xc3s1000-5fg320。关键点包括USB作为从设备的FIFO读写、采样周期内的四次平均处理和PC间断读取结果的支持。文章主要阐述了开发思路与部分细节，欢迎讨论。
FPGA任务(如框图示)：
DCM+
ADC模块+
通道切换+
数据缓存至片上ram完成4次采样对应点平均+
USB读写模块
//硬件语言：verilog
//开发环境：Xilinx ISE Design Suite 12.2_1
//器件：xc3s1000-5fg320
//几点说明：1.USB-SlaveFIFO,读下发命令优先；2.采样命令为新周期的触发信号，周期内完成四次采样并求平均后存入ram3，支持PC间断读取结果；3.同轴开关接通后需要等待
//此为公司项目，博文只记录开发思路与部分细节，如有相关疑问或指教，请追加评论，一起讨论。
//主状态机（FSM）
//数据搬运的关键时序(保证地址、数据的建立、保持裕度)
Timing1: ADC--->Ram Write
Timing2: Ram Read --->Ram Write
Timing3: Ram Read --->CY68013 Write
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