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RSS订阅原创 alavon协议读写sdram（同步动态随机存储器）（手搓+调用ip）
读指令用在激活指令（ACTIVE）以后，其中A[8:0]用来选择bank的列，其中A10用来标记是否使用自动预充电（因为在读指令状态下，列地址只使用A[8:0]所以A10挪作他用），读取到的数据出现在DQ上，根据DQM[1:0]也就是掩码，用来控制高D[15:8]和D[7:0]当设备处在空闲状态时，激活指令用于激活指定的bank的指定的row，其中BA【1:0】用于激活指定的bank。处在IDLE状态下的row，收到激活指令后，bank和row被选中，等待了tRCD时间后的等待状态。
2023-10-19 18:27:26
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原创 IIC读写EEPROM
byte写：起始位——>设备地址（4bit+3bit（2bit不关心+1bit块选择位）+1bit读/写）——>相应信号——>数据地址（8bits）——>相应信号——>8bits数据——>响应信号——>停止位页写：起始位——>设备地址（4bit+3bit（2bit不关心+1bit块选择位）+1bit读/写）——>相应信号——>数据地址（8bits）——>相应信号——>8bits数据——>响应信号——>……——>>8bits数据——>响应信号——>停止位；
2023-10-11 11:08:42
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原创 第三次测试
9. 在 Verilog HDL 的逻辑运算中，设 A=8'b11010001，2. (2 分) Verilog 语言规定了逻辑电路中信号的 4 种状态，分别是。原因：因为触发器内部数据的形成是需要一定的时间的，如果不满。D. FPGA 具有大量的 IO 口，因此 FPGA 适合并口通讯，不适合串行。10. 在 Verilog 语言中，a=4b'1011，那么 &a=（ ）其中 0 表示低电平状态，1 表示高电平状态，X 表示。C. FPGA 的 IO 口，主要是按数字逻辑信号（高电平与低电平）的方。
2023-10-10 19:08:45
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原创 第二次测试题
2. 基于 EDA 软件的 FPGA / CPLD 设计流程为：原理图/HDL 文本。则 c=a&b 的结果。4. 在 Verilog HDL 的逻辑运算中，设 A=8'b11010001，目前 FPGA 中多使用 4 输入的 LUT，所以每一个 LUT 可以看。目前 FPGA 中多使用 4 输入的 LUT，所以每一个 LUT 可以看。查找表（look-up-table）简称为 LUT，LUT 本质上就是一个。成一个有 4 位地址线的 16x1 的 RAM。成一个有 4 位地址线的 16x1 的 RAM。
2023-10-08 09:22:55
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空空如也
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