第二次测试题

一、单选题（每题 2 分，共 10 题）

1. 下列的名字解释错误的是（）。

A. FPGA： Field Programmable Gate Array 现场可编程门阵列

B. EDA ：Embedded Design Assistant 嵌入式设计助手工具（电子设计自动化）

C. CPLD：Complex Programmable Logic Device 复杂可编程逻辑器

件

D. LAB：Logic Array Block 逻辑阵列块

2. 基于 EDA 软件的 FPGA / CPLD 设计流程为：原理图/HDL 文本

输入→（）→综合 →（）→适配 →（）→编程下载 →硬件测试。

（） ①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤引脚锁定

A. ③①②

B. ①⑤②

C. ④⑤①

D. ④②①

3. 下列敏感信号的表示属于边沿敏感型的是（）。

A. always@(posedge clk or posedge clr)

B. always@(A or B)

C. always@(posedge clk or clr)

D. always @ (*)

4. 在 Verilog HDL 的逻辑运算中，设 A=8'b11010001，

B=8'b00011001，则表达式“A&B”的结果为: （

） A. 8'b00010001

B. 8'b11011001

C. 8'b11001000

D. 8'b00110111

5. 在 verilog HDL 的 assign 语句建模方法一般称为（）方法。

A. 连续赋值

B. 并行赋值

C. 串行赋值

D. 函数赋值

6. 下列关于 Moore 状态机与 Mealy 状态机的特征描述错误的是

（）。

A. Moore 有限状态机输出只与当前状态有关，与输入信号的当前值

无关

B. 从时序上看，Moore 状态机属于异步输出状态机

C. Mealy 状态机的输出是现态和所有输入的函数，随输入变化而随

时发生变化

D. Mealy 状态机属于异步输出状态机

  Mealy 状态机：输出不仅取决于当前状态，还取决于输入状态（异步电路）

Moore 状态机：组合逻辑的输出只取决于当前状态，而与输入状态无关。（同步电路）

7. 状态机的编码风格包括一段式、两段式和三段式，下列描述正确

的是（ )

A. 一段式寄存器输出，易产生毛刺，不利于时序约束

B. 二段式组合逻辑输出，不产生毛刺，有利于时序约束

C. 三段式寄存器输出，不产生毛刺，有利于时序约束

D. 所有描述风格都是寄存器输出，易产生毛刺，有利于时序约束

8. 时间尺度定义为`timescale 1ns/100ps 中的 1ns 代表（）。

A. 时间精度 1ns

B. 时间单位 100ps

C. 时间单位 1ns

D. 时间精度不确定

`timescale 时间单位/时间精度 

9. 以下不属于硬件描述语言的是（）。

A. VHDL

B. Verilog

C. JAVA

D. AHDL

10. FPGA 当中的布线是指：（）

A. 将逻辑电路映射到 FPGA 资源

B. 对逻辑电路进行编程配置

C. 确定 FPGA 的时钟频率

D. 控制 FPGA 的电源供给

二、多选题（每题 2 分，共 5 题）

1. 给寄存器 reg [3:0]cnt 赋值十进制数 10，下面哪些是正确的

（）。

A. cnt <= 10

B. cnt <= 4'd10

C. cnt <= 3'd10（位宽不正确）

D. cnt <= 4'hA

2. 以下哪些语言可以用于 FPGA 设计（）。

A. VHDL

B. Verilog

C. Java

D. C#

3. 常用的 FSM 状态编码方式有：（ ）

A. 二进制 Binary 编码

B. Gray 格雷码

C. one-hot 编码

D. H.265 编码（音频视频编码）

4. 使用异步复位时候需要注意( )。

A. 异步复位信号不容易满足时序要求，需要代码设计时充分加以考

虑

B. 异步复位与时钟信号无关，所以需要保证复位信号干净无毛刺，

以防出现误复位的情形

C. 当释放异步复位的时候，该触发器时钟可能马上跳转，引起触发

器的建立时间不够

D. 由于异步复位与时钟无关，在释放异步复位后，由于时钟和复位

信号传播的微小延时，可能会引起寄存器没有同时释放复位

5. 带符号数 10011010 的原码、反码、补码分别为( )

A. 10011010

B. 11100100

C. 11100101

D. 11100110

当符号位为0即正数时：反码，补码与原码相同

当符号位为1即负数时：

原码->反码：符号位不变其他各位取反

原码->补码：先得到反码再在反码的基础上+1

补码->原码：先-1再取反/先取反再+1

三、填空题（共 5 题，共 10 分）

1. (2 分) Verilog 语言中，标识符可以是任意一组字母、数

字、 $  符号和下划线符号的组合。

2. (2 分) 1. FPGA 全称是 现场可编程门阵列  ,内部结构 基于 查找表 原理。

3. (2 分) a=5'b11001; b=3'b101;则 c=a&b 的结果

为 5‘b00001

4. (2 分) 按仿真电路描述级别的不同，HDL 仿真器分为系统级仿

真、（ 行为级 ）仿真、（ RTL ）仿真、和门级仿真。

5. (2 分) 阻塞性赋值符号为（ = ），非阻塞性赋值符号为（ <= ）。

四、问答题（共 5 题，共 30 分）

1. (6 分) 简述竞争与冒险的概念，如何避免毛刺的产生？

竞争：在组合逻辑电路中，信号经过多条路径到达输出端，每条路径经

过的逻辑门不同存在 时差，在信号变化的瞬间存在先后顺序。这种现象叫竞争。

冒险：由于竞争而引起电路输出信号中出现了非预期信号，产生瞬

间错误的现象称为冒险。 表现为输出端出现了原设计中没有的窄脉冲，即毛刺。

一是修改逻辑表达式避免以上情况，二是采样时序逻辑，仅在时钟

边沿采样，三是在芯片外部并联电容消除窄脉冲

2. (6 分) 简述查找表的原理与结构？

查找表（look-up-table）简称为 LUT，LUT 本质上就是一个

RAM。目前 FPGA 中多使用 4 输入的 LUT，所以每一个 LUT 可以看

成一个有 4 位地址线的 16x1 的 RAM。当用户通过原理图或 HDL

语言描述了一个逻辑电路以后，PLD/FPGA 开发软件会自动计算逻辑

电路的所有可能的结果，并把结果事先写入 RAM,这样，每输入一个

信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的

内容，然后输出即可。

3. (6 分) 如何使用 D 触发器实现 2 倍分频的逻辑电路（具体代

码）？

module divide_2(clk,rst,clk_out);

input clk,rst;

output clk_out;

reg clk_out;

always @(posedge clk or negedge rst)

if(!rst)

begin

clk_out<=0;

end

else

begin

clk_out<=~clk_out;

end

endmodule

4. (6 分) 解释一下亚稳态

亚稳态是指在设计的正常运行过程中，信号在一定时间内不能达

到稳定的 0 或者 1 的现象

5. (6 分) 解释名词 HDL、RTL、LAB、DSP、EDA、PLD

HDL：Hardware Description Language 硬件描述语言

RTL：Register Transfer Level 寄存器传输级

LAB：Logic Array Block 逻辑阵列块

DSP：Digital Signal Processing 数字信号处理

EDA：Electronic Design Automation 电子设计自动化

PLD：Programmable Logic Device 可编程逻辑器件

参考答案

一、单选题

1. B 2. B 3. A 4. A 5. A 6. B 7. C 8. C 9. C 10.

A

二、多选题

1. ABD 2. AB 3. ABC 4. ABCD 5. ACD

三、填空题

1.

$

2.

现场可编程门阵列

查找

表

3.

5'b00001

4.

行为级

RTL

级

5.

=

<=

四、问答题

1.

竞争：在组合逻辑电路中，信号经过多条路径到达输出端，每条路径经

过的逻辑门不同存在

时差，在信号变化的瞬间存在先后顺序。这种现象叫竞争。

冒险：由于竞争而引起电路输出信号中出现了非预期信号，产生瞬

间错误的现象称为冒险。

表现为输出端出现了原设计中没有的窄脉冲，即毛刺。

一是修改逻辑表达式避免以上情况，二是采样时序逻辑，仅在时钟

边沿采样，三是 在芯片外部并联电容消除窄脉冲

2.

查找表（look-up-table）简称为 LUT，LUT 本质上就是一个

RAM。目前 FPGA 中多使用 4 输入的 LUT，所以每一个 LUT 可以看

成一个有 4 位地址线的 16x1 的 RAM。当用户通过原理图或 HDL

语言描述了一个逻辑电路以后，PLD/FPGA 开发软件会自动计算逻辑

电路的所有可能的结果，并把结果事先写入 RAM,这样，每输入一个

信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的

内容，然后输出即可。

3.

module divide_2(clk,rst,clk_out);

input clk,rst;

output clk_out;

reg clk_out;

always @(posedge clk or negedge rst)

if(!rst)

begin

clk_out<=0;

end

else

begin

clk_out<=~clk_out;

end

endmodule

4. 亚稳态是指在设计的正常运行过程中，信号在一定时间内不能达

到稳定的 0 或者 1 的现象

5.

HDL：Hardware Description Language 硬件描述语言

RTL：Register Transfer Level 寄存器传输级

LAB：Logic Array Block 逻辑阵列块

DSP：Digital Signal Processing 数字信号处理

EDA：Electronic Design Automation 电子设计自动化

PLD：Programmable Logic Device 可编程逻辑器件