第三次测试

一、单选题（每题 2 分，共 10 题）

1. 下列关于亚稳态描述错误的是（ ）

A. 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状

态;在这个稳定期间，触发器会输出一些中间级电平

B. 对于单比特控制信号采用二级触发器缓冲，可以几乎消除亚稳态

C. 对于多比特数据可以采用握手的方式来消除亚稳态

D. 异步 FIFO 不能用于解决亚稳态问题

1.降低系统时钟频率

2.使用反应更快的触发器

3.引用同步机制（多级触发器级联、FIFO桥接）

2. 下列对异步信号进行同步的描述错误的是( )

A. 采用保持寄存器加握手信号的方法

B. 特殊的具体应用电路结构,根据应用的不同而不同

C. 使用锁存器

D. 异步 FIFO

单 bit 信号从慢到快：在快时钟域同步打拍，将信号同步到快时钟域；

单 bit 信号从快到慢：信号展宽后进行同步打拍；

多 bit 信号从快到慢：异步 FIFO ；

多 bit 信号从慢到快：异步 FIFO 、握手信号。

3. 针对 Verilog HDL 语言中的 case 语句说法不正确的是（）

A. case 语句表达式的取值可以超出语句下面列出的值的范围

B. 语句各分支表达式允许同时满足 case 表达式的值

C. 条件语句中的选择值需要完整覆盖表达式的取值范围

D. 保险起见，case 语句最后分枝最好都加上 default 语句

4. IP 核在 EDA 技术和开发中占有很重要的地位，提供 VHDL 硬件描

述语言功能块，但不涉及实现该功能模块的具体电路的 IP 核为(）

A. 硬件 IP

B. 固件 IP

C. 软件 IP

D. 都不是

5. 已知 reg 的 setup,hold 时间，时钟周期为 period，则中间组合

逻辑的 delay 范围为（ ）

A. Delay < period - setup – hold