1、Verilog HDL--电路设计方法概述

1、电路设计应用最广泛的两种语言

VHDL适用于大型、严谨的电路设计；Verilog HDL适用于小型、灵活的电路设计。

电路设计级别从小到大：开关电路设计、逻辑门级、寄存器传输级、算法级、系统级。
其中，Verilog HDL在开关电路设计级应用较好，而VHDL在系统级的应用更好。

一般来说，集成电路的寿命在18个月左右，所以需要不断的更新设计。

2、Verilog HDL数字集成电路设计流程中的作用

Verilog HDL数字集成电路设计流程分为：
总体方案=>系统建模=>RTL编码=>功能验证=>综合=>时序验证=>物理综合/布局布线=>物理验证=>原型建立和测试=>工艺实现
加粗的为Verilog HDL应用范围。

3、Verilog在设计与验证中所用语言不同

Verilog在设计中用的是程序设计语言，在验证中用的是验证语言。
其中，在所有的Verilog中，30%的语言用于设计，70%的语言用于功能仿真，两者用法不同。