从Verilog HDL到最终基于PLD芯片的电路实现分为(设计输入、编译、综合、仿真、下载)这几个过程,流程框图如下:
Verilog HDL注意事项:
1)Verilog通过定义标识符赋予对象唯一名称,例如eq1、i0、p0。由字母。数字。下划线_和美元$组成,$通常用于命名一个系统任务或函数。标识符的第一个字符必须是字母或下划线。
2)Verilog中一些预定义标识符称为关键词,module、wire
3)Verilog大小写敏感。
4)Verilog对空白符不敏感
5)单行注释用//多行注释用/*开始*/结束