简易计算机系统综合设计--移位逻辑

  这个部件需要实现的功能也特别简单，只需要根据操作类型来对输入进行相应输出即可，不过这里需要注意的一点是，根据总的数据通路的图可知，最终该部件的输出与RAM的输出是连到同一条总线上的，为避免数据冲突，这里的输出应该设置三态输出（实际上不设置三态会错报），即当移位逻辑在执行阶段不需要传输数据时让其输出高阻态。因为正常情况下，移位逻辑的F(直传)，FL(左移)，FR(右移)有且只有一个为高电平，所以当不需要进行数据传输时，我们使这3个输入均为低电平即可。

(1)VHDL代码：

library ieee;
use ieee.std_logic_1164.all;
entity YW is
port(F,FL,FR:in std_logic;
     Fin:in std_logic_vector(7 downto 0);
     C:out std_logic;
     Fout:out std_logic_vector(7 downto 0));
end YW;
architecture ST of YW is
begin
    process(F,FL,FR,Fin)
    begin
    if(F='1')then 
        Fout<=Fin;
        C<='0';
    elsif(FL='1')then
        C<=Fin(7);
        Fout<=Fin(6 downto 0)&'0';
    elsif(FR='1')then
        C<=Fin(0);
        Fout<='0'&Fin(7 downto 1);
    else C<='0';Fout<="ZZZZZZZZ";
    end if;
    end process;
end ST;

(2)引脚说明：

输入输出端口分别为：

F，FL，FR：控制对输入数据进行操作的类型：

F=‘1’时，将数据直传；

FL=‘1’时，将数据左移一位后输出；

FR=‘1’时，将数据右移一位后输出；

Fin：来自ALU的数据输入；

C：被移出的那一位；

Fout：操作后的输出结果，若F=FL=FR=‘0’,则Fout=“ZZZZZZZZ”。

(3)波形仿真：

虽然仿真时，图中出现了F，FL，FR其中不知一个为1的情况，但是这些情况在实际操作中不会出现，故这里不予分析，对于合法的输入而言，由波形图可知，C可以反应正确的移位输出，输出结果也与F，FL，FR控制的操作以后的应有结果一致，符合设计要求。