在Verilog中实现一个去除直流的模块,其中输入的数据,分两路:
一路进入4096的延迟连,进行延迟;
另一路进入4096点的求和,右移除以4096的取平均值模块;
最后将延迟后的输入点,减去均值,即为去除直流后的值。
延迟方法(1):
采用<=赋值的方式,一行赋值一个点,需要的行数特别多
延迟方法(2):
采用integer配合FOR语句,行数比较少,但是integer不能综合,只能用来仿真。
延迟方法(3)
采用一维寄存器,d{1000:0}<={d[999:0],din};对于din为多位的时候,也可以这样做;行数少,可以综合。