- 博客(6)
- 资源 (22)
- 收藏
- 关注
RSS订阅原创 Modelsim仿真Altera的ROM时输出一直为0，并且modelsim报错Failed to open file
刚刚在仿真ROM输出的时候，建立工程并且在分析与综合后无错误无警告，并且在mif文件的位宽和深度与I核4设置正确的情况下，出现以下情况也即是在时钟和地址都争取的情况下，ROM输出一直是0然后查看modelsim编译结果发现出现以下报错查看Memory，发现相应的ROM里全是0，确实没初始化数据。然后去查找小梅哥视频教程，发现他的一次成功，而区别就是他把mif文件直接放在了工...
2020-02-27 13:56:12
2375
1
转载 Verilog中的task用法
任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行，如果定义了任务，但是在整个过程中都没有调用它，那么这个任务是不会执行的。调用某个任务时可能需要它处理某些数据并返回操作结果，所以任务应当有接收数据的输入端和返回数据的输出端。另外，任务可以彼此调用，而且任务内还可以调用函数。1．任务定义任务定义的形式如下：task tas...
2020-02-26 09:31:50
24727
转载 Verilog HDL中wire和reg的区别
wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。reg表示一定要有触发，输出才会反映输入的状态。reg相当于存储单元，wire相当于物理连线。reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应。两者的区别是：寄存器型数据保持最后一次的赋值，而线型数据需要持续的驱动。wire使用在连续赋值语句中，而reg使用在过程赋值语...
2020-02-26 09:12:15
834
原创 Verilog中clk为什么要用posedge，而不用negedge
posedge是上升沿，电平从低到高跳变 negedge是下降沿，电平从高到低跳变对于典型的counter逻辑always @(posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) counter <= 24'd0; //十进制0 else if(counter < led_time) begin...
2020-02-05 21:15:59
48275
1
原创 Verilog的关键字
目录1、Verilog所有关键字2、常用关键字Verilog和C语言类似，都因编写需要定义了一系列保留字，叫做关键字（或关键词）。这些保留字是识别语法的关键。1、Verilog所有关键字and always assign begin buf bufif0 bufif1 case casex casez cmos ...
2020-02-05 14:27:37
15743
原创 Verilog的运算符
目录1、算术运算符2、关系运算符3、逻辑运算符4、条件运算符5、位运算符6、移位运算符7、拼接运算符8、运算符的优先级Verilog中的运算符按照功能可以分为下述类型：1、算术运算符、 2、关系运算符、 3、逻辑运算符、 4、条件运算符、 5、位运算符、 6、移位运算符、 7、拼接运算符。1、算术运算符算术运算符，简单...
2020-02-05 14:07:22
28170
2
常用电源芯片大全.pdf
2020-07-21
STM32关于I2S音频开发资料.zip
2020-07-21
BER-for-BPSK-in-Rayleigh-channel.m
2019-09-05
数字信号处理实验指导书
2018-11-15
2017全国大学生电子设计大赛题目
2018-11-13
王校长的S8冠军奖杯
2018-11-12
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人