- posedge是上升沿,电平从低到高跳变
- negedge是下降沿,电平从高到低跳变
对于典型的counter逻辑
always @(posedge sys_clk or negedge sys_rst_n) begin
if(!sys_rst_n)
counter <= 24'd0; //十进制0
else if(counter < led_time) begin
flag_counter = 1'b0;
counter <= counter + 1'b1;
end
else begin
counter <= 24'd0;
flag_counter = 1'b1;
end
end
clk为什么要用posedge,而不用negedge呢?
查了很多网页,发现源头解释为以下内容:
- 一般情况下,系统中统一用posedge,避免用negedge,降低设计的复杂度,可以减少出错。
- 在ModelSim仿真中,时钟是很严格的,但是在真实的晶振所产生的clock却是不严格的,比如高电平和低电平的时间跨度不一样,甚至非周期性的微小波动。如果只使用posedge,则整个系统的节拍都按照clock上升沿对齐,如果用到了negedge,则系统的节拍没有统一到一个点上。上升沿到上升沿肯定是一个时钟周期,但是上升沿到下降沿却很可能不是半个周期。这都会出现问题。
- FPGA特有的东西:Global CLK。FPGA内部有专门的CLK“线”,和一般的逻辑门的走法不一样,目的是为了保证整个FPGA片内的时钟一致,这个东西就叫Global CLK