串口接收模块设计与验证_FPGA

本模块实现了将RS232接口中的串口接收信号转换成8bit数据并通过测试。

 

先上效果图：

sclk:系统时钟                s_rst_n:系统时钟                 rx:rs232串口接收数据               rx_r1:延时一拍           rx_r2:延时两拍

rx_r3:延时三拍              rx_negetive:捕获rx下降沿    rx_flag:串口传输标志信号         baud_cnt:波特率设置9600，每个bit共5208个时钟周期                          bit_flag:当baud_cnt计数到一半的时候拉高                            bit_cnt:计数串口传输来的bit个数

rx_data:串口数据转换成8bit输出            po_flag: 一个字节传输完成标志信号

源代码uart_rx.v：

module uart_rx(
	input 						sclk,         //系统输入时钟  
	input 						s_rst_n,         //系统复位信号
	
	input			 				rx,         //Rs232串口接收信号
	
	output	reg 	[7:0] 	rx_data,         //接收