硬件设计/CPLD/FPGA
xiaqiang2006
这个作者很懒,什么都没留下…
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贴片电容封装尺寸
封装(L) 长度<br />公制(毫米)<br />英制(英寸)(W) 宽度<br />公制(毫米)<br />英制(英寸)(t) 端点<br />公制(毫米)<br />英制(英寸)02010.60 ± 0.03<br />(0.024 ± 0.001)0.30 ± 0.03<br />(0.011 ± 0.001)0.15 ± 0.05<br />(0.006 ± 0.002)0402(1005) 1.00 ± 0.10<br />(0.040 ± 0.004)0.50 ± 0.10<br />(0.0原创 2010-09-21 08:43:00 · 269 阅读 · 0 评论 -
贴片电阻电容的封装形式及尺寸
贴片电阻电容的常见封装有9种,用两种尺寸代码来表示,一种尺寸代码是由4为数字表示的EIA(美国电子工业协会)代码,前两位与后两位分表表示电阻的长和宽,以英寸为单位,比如我们常说的0805封装就是指英制EIA代码;另一种是米制代码,也是由4位数字表示,前两位与后两位也用来分表表示电阻的长和宽,其单位是毫米。 下图是贴片阻容元器件的示意图。 下表列出了英制和公制代码的关系及上图中的详细尺寸。公制(inch)英制(mm)电阻功率(W)L(mm)W(mm)H(mm)l1(mm)l2(mm)0603020原创 2011-02-16 08:23:00 · 1794 阅读 · 1 评论 -
关于testbench的概念
<br /> testbench是一种验证的手段。首先,任何设计都是会有输入输出的。但是在软环境中没有激励输入,也不会对你设计的输出正确性进行评估。那么此时便有一种,模拟实际环境的输入激励和输出校验的一种“虚拟平台”的产生。在这个平台上你可以对你的设计从软件层面上进行分析和校验,这个就是testbench的含义。<br /> 初步认识<br /> 就初学而言,testbench更像一个激励的产生器。举例:一个ram,可能有几个input和output。分别列在下面。 <br />原创 2010-11-09 10:14:00 · 583 阅读 · 0 评论 -
ModelSim SE中Altera仿真库的添加
在ModelSim中进行仿真需要加入Quartus提供的仿真库,原因是下面三个方面: ·Quartus不支持Testbench; ·调用了megafunction或者lpm库之类的Altera的函数; ·时序仿真要在Modelsim下做仿真。 下面以Altera器件为例,介绍如何在ModelSim中加入Altera的仿真库,Quartus II软件中自带有Altera的仿真库,只要把它拿到ModelSim中去编译一下就可以了,具体步骤如下:1.设置仿真库路径 打开Mod原创 2010-11-08 16:26:00 · 2777 阅读 · 0 评论 -
ModelSim SE 6.5下载及安装步骤
1 ModelSim SE 6.5下载在ModelSim网站www.model.com下载ModelSim SE 6.5源文件,进入www.model.com后,进入DOWNLOADS,再进入Download Archives,在MODELSIM SE中选择版本,这里选择SE 6.5,进入请求下载的注册界面,简单注册一下,进入ftp,点击倒数第二个exe文件,下载源文件。点击倒数第一个文件,这是一个安装说明文件,也可以下载下来。2 安装ModelSim SE 6.5双击源文件ModelSim-win32-6转载 2010-11-08 11:12:00 · 1950 阅读 · 0 评论 -
Verilg 2001相对于Verilog 1995的改进
<br />Verilog HDL作为描述电子电路行为和结构的一种语言,其实是一种IEEE标准(IEEE Std.1364-1995).在IEEE Std.1364-1995标准的基础上,又发展出了Verilog IEEE 1364-2001标准,简称Verilog 2001标准,它在完全兼容Verilog 1995标准的基础上,对Verilog 1995标准进行了增强,使Verilog HDL使用起来更加方便,功能更加强大,进一步适应现在大规模集成电路设计的需要。<br /> 下面就分别介绍Ve原创 2010-10-28 14:22:00 · 2201 阅读 · 4 评论 -
Verilog HDL 阻塞赋值语句和非阻塞赋值语句
<br /> 阻塞赋值语句和非阻塞赋值语句都属于过程赋值语句,是用来对寄存器型变量赋值的方法。阻塞赋值使用“=”为变量赋值,在赋值结束以前不可以进行其它操作,在赋值结束后继续后面的操作。这个过程好像阻断了程序的运行,因而被称为阻塞赋值。连续的阻塞赋值操作是顺序完成的;非阻塞赋值使用“<=”为变量赋值,在执行到赋值语句时,仅仅对“<=”右侧的表达式的值进行评估,但并不马上执行赋值,然后继续执行后面的操作。这个过程好像没有阻断程序的运行,因而被称为非阻塞赋值。连续的非阻塞赋值操作是同时完成的。<br原创 2010-10-27 12:17:00 · 1742 阅读 · 1 评论 -
Verilog测试平台(testbench)技术(四)
<br /><br />3.设置数据限制<br /> 测试平台也可以不通过设置仿真时间限制来控制仿真时间,而是通过对MUT输入数据的数量进行设置来达到控制仿真时间的目的。同样,也可以停止仿真,避免其无限制地运行。<br />下面Verilog代码描述了moore_detector模块的第四中测试平台。这里采用$random对输入x生成随机数据。initial块里的repeat语句让时钟共执行13次变化,每5ns变化一次;而x共得到10个新数据,每隔7ns变化一次。这里采用随机信号代替固定的测试数据。这原创 2010-12-02 18:28:00 · 1398 阅读 · 0 评论 -
Verilog测试平台(testbench)技术(六)(完结)
7.随机的时间间隔 前面介绍了如何应用系统任务$random产生随机数据。本节讨论在测试平台中采用随机时间作为输入x赋值语句中的延迟。如下面描述的测试平台,其中用到$random产生延迟控制,对前面的1101序列检测器进行测试。测试平台中,命名为running的initial语句为电路产生适当的reset和start信号。在这个过程块中,由非阻塞赋值语句生成的时间延迟被作为绝对的时刻值。/*********************************************************原创 2010-12-04 22:06:00 · 858 阅读 · 0 评论 -
Verilog测试平台(testbench)技术(五)
<br /><br />6.交互式测试平台<br />在下面的几个测试平台里,我们采用了新的待测状态机,如下面代码所示。它是一个有开始(start)和复位(rst)控制的1101Moore序列检测器。它共有5个状态,在序列检测器的检测过程中,如果start的值变为0,那么状态机复位到初始状态。当前状态到达e状态时,输出为1。<br />/*************************************************************************/<br />//带开始(原创 2010-12-03 19:18:00 · 873 阅读 · 0 评论 -
Verilog测试平台(testbench)技术(三)
<br /><br />二、测试平台技术<br />下面讨论许多有关测试激励生成与输出结果观测的代码编写技术。在这里待测模块我们使用一个如下描述的Moore状态机,它是一个101Moore序列检测器。当检测到输入序列为101时,当前状态值变为d,输出z的值为1。这是一个同步复位电路。<br />/*************************************************************************/<br /> `timescale1ns/原创 2010-12-01 18:58:00 · 799 阅读 · 0 评论 -
Verilog测试平台(testbench)技术(二)
<br />2.时序电路测试<br /> 时序电路测试包括测试电路时钟与输入数据的同步。这里以一个名为misr的模块为例说明时序电路的测试方法。<br />misr模块描述的电路有一个输入时钟、一个复位信号、输入数据与输出数据。该电路有一个poly参数,用于计算让的输出值和数据压缩。每个时钟上升沿到来时,通过已有的misr寄存器数据和输入数据计算新的输出值。其Verilog描述如下。<br />/******************************************************原创 2010-12-01 11:30:00 · 884 阅读 · 0 评论 -
Verilog测试平台(testbench)技术(一)
对设计进行功能仿真和时序仿真时,需要给待测模块提供激励输入。对于由Verilog语言描述的设计模块,最好的方法自然同样是用Verilog语言对待测模块施加激励和检测模块的输出响应。实际应用中,Verilog测试平台(testbench)就是用来提供上述功能的。Verilog测试平台是一个例化的待测(MUT)Verilog模块,给它施加激励并观测其输出。由于测试平台是用Verilog语言描述的,因此可以应用到不同的仿真环境中。待测模块和与之对应的测试平台组成一个仿真模型,应用这个模型可以在不同的测试环原创 2010-11-30 12:26:00 · 2082 阅读 · 1 评论 -
耦合电容和旁路电容
<br />在电子电路中,去耦电容和旁路电容都是起到抗干扰的作用,电容所处的位置不同,称呼就不一样了。<br />对于同一个电路来说,旁路(bypass)电容是把输入信号中的高频噪声作为滤除对象,把前级携带的高频杂波滤除,而去耦(decoupling,也称退耦)电容是把输出信号的干扰作为滤除对象。<br /> 在供电电源和地之间也经常连接去耦电容,它有三个方面的作用:一是作为本集成电路的蓄能电容;二是滤除该器件产生的高频噪声,切断其通过供电回路进行传播的通路;三是防止电源携带的噪声对电路构成干扰。<b原创 2010-09-28 22:09:00 · 2901 阅读 · 1 评论 -
磁珠、电感的原理与应用
磁珠的原理: 磁珠的主要原料为铁氧体。铁氧体是一种立方晶格结构的亚铁磁性材料。铁氧体材料为铁镁合金或铁镍合金,它的制造工艺和机械性能与陶瓷相似,颜色为灰黑色。电磁干扰滤波器中经常使用的一类磁芯就是铁氧体材料,许多厂商都提供专门用于电磁干扰抑制的铁氧体材料。这种材料的特点是高频损耗非常大,具有很高的导磁率,他可以是电感的线圈绕组之间在高频高阻的情况下产生的电容最小。对于抑制电磁干扰用的铁氧体,最重要的性能参数为磁导率μ和饱和磁通密度Bs。磁导率μ可以表示为复数,实数部分构成电感,虚数部分原创 2010-09-28 12:49:00 · 436 阅读 · 0 评论 -
PCB板电流和布线宽度的关系
<br />铜皮的厚度<br />35UM 50UM 70UM<br />宽度 电流 宽度 电流 宽度 电流<br />0.15 0.20 0.15 0.50 0.15 0.70<br />0.20 0.55 0.20 0.70 0.20 0.90<br />0.30原创 2010-09-28 21:54:00 · 768 阅读 · 0 评论 -
Protel DXP 快捷键
<br />本文转自它处,文中网络链接地址即是出处,特此声明。<br />TAB:选中元件后,可以显示该元件的属性;<br />PAGEUP:以鼠标所在点为中心,放大视图;<br />PAGEDOWN:以鼠标所在点为中心,缩小视图;<br />HOME:居中,可以从原来光标下的图纸位置,移位到工作区中心位置显示;<br />END:更新绘图区的图形;<br />四个方向键:用于逐步往各个方向移动; <br />F——U:打印设置;<br />F——P:打开打印机;<br />F——N:新建文件<br />转载 2010-09-21 08:50:00 · 571 阅读 · 1 评论 -
集成芯片封装标准及术语
<br />以下是70种IC封装名称及其标准:<br />1、BGA(ball grid array)<br />球形触点陈列,表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚,在印刷基板的正面装配LSI 芯片,然后用模压树脂或灌封方法进行密封。也称为凸点陈列载体(PAC)。引脚可超过200,是多引脚LSI 用的一种封装。封装本体也可做得比QFP(四侧引脚扁平封装)小。例如,引脚中心距为1.5mm的360 引脚BGA 仅为31mm见方;而引脚中心距为0.5mm的304 引脚QFP 为原创 2010-09-21 08:46:00 · 736 阅读 · 0 评论 -
传输线反射形成机理
如果信号沿互连线传播时所受到的瞬态阻抗发生变化,则一部分信号将被反射回源端,另一部分发生失真并继续传播,这正是单一网络中多数信号完整性问题产生的主要原因。 信号只要遇到瞬态阻抗突变,就会发生。通常反射可能发生在线末端,或者是互连线拓扑结构发生改变的地方,如拐角、过孔、T型结构、接插件等处。因此设计互连线的目的就是尽可能保持信号受到的阻抗恒定。 只要瞬态阻抗发生了改变,部分信号将沿着与原传播方向相反的方向反射,而另一部分将继续传播,但幅度有所改变。将瞬态阻抗发生改变的地方称为阻原创 2011-04-13 10:25:00 · 1432 阅读 · 1 评论