数电
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DC综合入门【待完善】
1、.db格式:二进制工艺库文件;. lib格式:可读工艺库文件(包含 operating _ conditions ).原创 2023-06-18 15:41:25 · 887 阅读 · 0 评论 -
Verilog/数电 知识点随记(4)
1、转载编号转载内容1详解ASIC设计流程2时钟抖动(Clock Jitter)和时钟偏斜(Clock Skew)3一位全加器的与非门实现4clock gating check细节方面:1、PLL与MMCM区别2、FPGA内部资源总结3、信号与系统公式和常用的连续傅里叶变换4、2、常用逻辑表达式变换A+A⋅B=A,A⋅(A+B)=AA+原创 2020-07-25 16:51:52 · 328 阅读 · 0 评论 -
Verilog/数电 知识点随记(3)
一、2x1 MUX实现逻辑门(传输门可化简)各种逻辑门均可以使用三目运算符实现,三目运算符F = X?B:A 对应于2x1 MUX可见下图。1、与门:F=A?B:0;或门:F=A?1:B;非门:F=A?0:1;传输门:F=A:1:0;2、异或:F=A?(B?0:1):(B?1:0);同或:F=A?(B?1:0):(B?0:1);(传输门化简后仅使用2个2选1MUX),其中inv可替换非门。参考:加油站| 逻辑电路中的24种表达式(大疆通用硬件岗解析)二、边沿检测如上图所示dat为输入原创 2020-06-25 18:04:17 · 1424 阅读 · 0 评论 -
Verilog/数电 知识点随记(2)
1、触发器(以与非门为例,或非门可自行推导)基本RS触发器 钟控RS触发器其中红色框图为基本RS触发器结构,特征方程为Qn+1=SD‾+RDQQ^{n+1}=\overline{S_D}+R_DQQn+1=SD+RDQ, 限制条件为RD+SD=1R_D+S_D=1RD+SD=1。钟控RS触发器1、各种钟控触发器相对与基本RS触发器,其状态转换由时钟控制,输入变化不一定会导致输出立即变化,而是按照一定的节拍进行动作;2、CP=0: 触发器保持;CP=1: 特征方程为Qn+原创 2020-06-23 19:59:04 · 1907 阅读 · 0 评论