verilog
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DC综合入门【待完善】
1、.db格式:二进制工艺库文件;. lib格式:可读工艺库文件(包含 operating _ conditions ).原创 2023-06-18 15:41:25 · 887 阅读 · 0 评论 -
HDLbits刷题总结
HDLbits一刷还愿,记录一些有价值的内容。原创 2022-09-18 22:52:00 · 1186 阅读 · 0 评论 -
CORDIC(6.0) IP核 与 DDS Compiler(6.0) IP核 使用示例
一、CORDIC IP 计算相位值(Arc Tan)参考:1、Cordic v6.0 IP CORE使用说明2、使用Xilinx CORDIC IP核 生成正余弦波输入:复数据实部虚部,输入格式:IMAG(31:16),REAL(15:0);范围:−1≤x or y≤1-1 \leq x \ or \ y \leq 1−1≤x or y≤1输出:相位,输出格式:PHASE(15:0);范围:−π≤x≤π-\pi\leq x\leq \pi−π≤x≤π原创 2021-06-02 18:56:34 · 5010 阅读 · 1 评论 -
Verilog/数电 知识点随记(3)
一、2x1 MUX实现逻辑门(传输门可化简)各种逻辑门均可以使用三目运算符实现,三目运算符F = X?B:A 对应于2x1 MUX可见下图。1、与门:F=A?B:0;或门:F=A?1:B;非门:F=A?0:1;传输门:F=A:1:0;2、异或:F=A?(B?0:1):(B?1:0);同或:F=A?(B?1:0):(B?0:1);(传输门化简后仅使用2个2选1MUX),其中inv可替换非门。参考:加油站| 逻辑电路中的24种表达式(大疆通用硬件岗解析)二、边沿检测如上图所示dat为输入原创 2020-06-25 18:04:17 · 1422 阅读 · 0 评论 -
Verilog/数电 知识点随记(1)
一、verilog语法1、计数器(课本上的版本)本来一直使用case版本,最近翻书看到的下面版本。module counter(input clk,input rst,output reg [2:0]Q);parameter M = 5;//循环计数长度为5parameter MM = M - 1;wire Id;assign Id = Q >= MM;always @(posedge clk)beginif(!rst) Q <= 1'b0;else Q &l原创 2020-06-14 20:29:02 · 789 阅读 · 0 评论 -
Vivado FIR compiler 7.2 滤波器 仿真中遇到的问题及解决
一、Matlab FIR 滤波器定点系数导出及 Vivado FIR 滤波器 IP核 生成参见基于vivado的fir ip核的重采样设计与实现[1],这里不再赘述。本文默认读者对Vivado按钮分布比较了解,不再讲解按钮位置。二、部分问题及解决方法(本文例程是对数据上采样滤波)1、文件准备IP核生成【位于:Sources->Hierarchy->Design Sour...原创 2020-01-06 17:33:47 · 8601 阅读 · 2 评论 -
使用VIVADO编写简单的Verilog程序和Testbench
一、新建工程参见 玩转Zynq连载17——新建Vivado工程,这里不再另行说明。更改编辑器 Tools→settings→TextEditor→CurrentEditorTools\rightarrow settings\rightarrow Text Editor \rightarrow Current EditorTools→settings→TextEditor→CurrentEdi...原创 2019-12-30 20:38:56 · 13652 阅读 · 3 评论