FPGA实现IIC通信向AD芯片配置数据

最新推荐文章于 2023-04-21 17:33:00 发布

xiexienN

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本文链接：https://blog.csdn.net/xiexienN/article/details/110099895

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1.电路连接
在这里插入图片描述
FPGA与AD芯片通过SCL,SDA,VCC,GND连接，SCL是IIC总线的时钟线，控制着设备之间的通信频率，SDA是IIC总线的数据线，负责设备之间数据传输，除起始和中止SCL时钟信号期间外，SDA只在SCL低电平时发生数据变化，在SCL高电平时传输数据。
2.状态转移图
在这里插入图片描述

由于要向AD芯片3个寄存器分别传输一个字节数据，所以需要重复3次过程：
传寄存器地址->等待应答->传数据->等待应答。
所以根据IIC传输规则，定义状态
IIC_IDLE:空闲状态, IIC_START:传输起始状态， IIC_DAC_ADDR：传输器件地址状态 IIC_DAC_ACK_ADDR：地址传输完成等待从机应答信号
IIC_DAC_ADDR1：传输第一个寄存器地址
IIC_DAC_ACK_ADDR1:第一个寄存器地址传输完成等待应答
IIC_DAC_DATA1:向第一个寄存器传输数据
IIC_DAC_ACK1 :第一字节数据传输完成等待应答信号
IIC_DAC_ADDR2:传输第二个寄存器地址
IIC_DAC_ACK_ADDR2:传输第二个寄存器地址的应答信号
IIC_DAC_DATA2:向第二个寄存器传输数据
IIC_DAC_ACK2：第二字节数据传输完成等待应答
IIC_DAC_ADDR3:传输第三个寄存器地址
IIC_DAC_ACK_ADDR3:传输第三个寄存器地址的应答信号
IIC_DAC_DATA3:向第三个寄存器传输数据
IIC_DAC_ACK3:第三字节数据传输完成
IIC_STOP：停止传输状态
共有17个状态。

dac_en表示使能信号，scl_hc表示在SCL时钟高电平中点，scl_lc表示在SCL时钟低电平中点，8bits表示传输完8bits。
由于只是仿真传输过程，没有从机进行应答，所以在传输完一个字节后等待一个SCL周期就就进行下一字节的传输，没有对是否有应答信号输出进行检测。
3.程序代码
FPGA输入时钟为10MHz,即周期为100ns,通信频率为400kHz，通信周期为2.5us。则设timescale为10ns/10ps，时钟每5个单位反相。SCL时钟周期是FPGA输入时钟的25倍。

代码比较长，所以放在文档最后。

程序按照状态机两段式的结构，分别使用两个always块来实现状态转换部分，和输出控制部分，状态转换根据状态转移图即可得到，输出部分设立变量sdalink来表示输入数据还是输出数据，输出数据时，sdalink=1使得sda线和内部寄存变量sdar相连，随着SCL周期变化输出数据，完成8位传输后，sdalink=0，表示sda线和从机输出应答信号相连，这里设sda为高阻态，表示等待从机应答的过程。
另外，有两个always块负责时钟管理，一个负责生成SCL时钟信号，即通信定时信号，另一个在输出数据时，让数据或地址索引在每个SCL周期减1，以逐位输出。
4.测试代码

`timescale 10ns / 10ps

module dac_drive_test;

	// Inputs
	reg rst_n;
	reg clk;
	reg dac_en;

	// Outputs
	wire scl;

	// Bidirs
	wire sda;

	// Instantiate the Unit Under Test (UUT)
	dac_drive uut (
		.rst_n(rst_n), 
		.clk(clk), 
		.scl(scl), 
		.sda(sda), 
		.dac_en(dac_en)
	);
always #5 clk=~clk;
	initial begin
		// Initialize Inputs
		rst_n = 1;
		clk = 0;
		dac_en = 1;

		// Wait 100 ns for global reset to finish
		#10;
		rst_n=0;
		#10;
		rst_n=1;
        
		// Add stimulus here

	end
      
endmodule

测试代码设timescale为10ns/10ps，产生周期为10个单位时间的时钟，即为10MHz频率的时钟信号。
初始化时先将使能置1,然后产生复位信号。
5.仿真结果
首先是复位部分
在这里插入图片描述

开始传输
在这里插入图片描述

可以看到SCL高电平时，SDA有高变低，表示传输开始，接着在每个SCL为高时，数据传输，数据的变化发生在SCL低电平期间,这里传输的时器件地址0000_1111跟设置的器件地址相同。8位传输完成后，SDA变为高阻态，即等待从机应答。
接着传输第一个寄存器地址
在这里插入图片描述

以上传输的寄存器地址为0100_1000即设置的0x48，然后等待应答。
接着传输第一个数据
在这里插入图片描述

可以看到传输数据为0101_0101，即0x55，与预期结果相符，接着等待传输信号。
接下来的依次传输第二个寄存地址->应答->传第二个数据->应答->传第三个寄存器地址->应答->传第三个数据->应答,过程都相似：
在这里插入图片描述

第二个地址和数据为0100_1001,1010_1010即0x49,0xAA
在这里插入图片描述

第三个数据和地址为0100_1010,1100_1100即0x4A,0xCC。之后进入应答模式，在SCL高电平时，SDA跳变到1表示结束信号。
经过仿真，验证了该模块的IIC传输功能，通过SCL控制通信周期，SDA传递指令和数据。

程序代码

module dac_drive(rst_n,clk,scl,sda,dac_en);
input clk;
input rst_n;
input dac_en;
output reg scl;
inout sda;
parameter 
IIC_IDLE=5'D0,
IIC_START=5'D1,
IIC_DAC_ADDR =5'D2, //器件地址 
IIC_DAC_ACK_ADDR =5'D3, //应答信号
IIC_DAC_ADDR1=5'D4,//寄存器地址
IIC_DAC_ACK_ADDR1=5'D5,//应答信号
IIC_DAC_DATA1=5'D6,//数据信号
IIC_DAC_ACK1=5'D7,//应答信号
IIC_DAC_ADDR2=5'D8,//寄存器地址
IIC_DAC_ACK_ADDR2=5'D9,//应答信号
IIC_DAC_DATA2=5'D10,//数据信号
IIC_DAC_ACK2=5'D11,//应答信号
IIC_DAC_ADDR3=5'D12,//寄存器地址
IIC_DAC_ACK_ADDR3=5'D13,//应答信号
IIC_DAC_DATA3=5'D14,//数据信号
IIC_DAC_ACK3=5'D15,//应答信号 
IIC_STOP =5'D16; //停止信号
parameter DEVICE_ADDR=8'b0000_1111;//器件地址
wire [7:0] data1=8'h55;
wire [7:0] data_addr1=8'h48;
wire [7:0] data2=8'hAA;
wire [7:0] data_addr2=8'h49;
wire [7:0] data3=8'hCC;
wire [7:0] data_addr3=8'h4A;
parameter 
IIC_FREQ=25;
reg [7:0] cnt;
reg [2:0] byte_cnt;
reg [4:0] state_c,state_n;
reg sdar;
reg sdalink;
assign scl_hc=(cnt==(IIC_FREQ>>2));//scl时钟四分之一周期处
assign scl_lc=(cnt==(IIC_FREQ>>2)*3);//scl时钟周期四分之三处
//产生scl的时钟信号
always @(posedge clk or negedge rst_n)//cnt计数
begin
	if(rst_n==1'b0)//复位
		cnt<=1'b0;
	else if(cnt==IIC_FREQ-1'b1)//计数到最大
		cnt<=1'b0;
	else
		cnt<=cnt+1'b1;
end
always @(posedge clk or negedge rst_n)//scl时钟跳变
begin
	if(rst_n==1'b0)
		scl<=1'b0;
	else begin
		if(cnt>=1'b0&&cnt<=(IIC_FREQ>>1)-1'b1)
		scl<=1'b1;//scl前半周期为高
		else
		scl<=1'b0;//scl后半周期为低
		end
end
//状态转换
always @(posedge clk or negedge rst_n)
begin
	if(rst_n==1'b0)
		state_c<=IIC_IDLE;
	else
		state_c<=state_n;
end
always @(*)
begin
state_n<=state_c;
case(state_c)
	IIC_IDLE: if(dac_en==1)
						state_n<=IIC_START;
	IIC_START: if(scl_hc==1)//scl为高时，sda跳变,进入起始
						state_n<=IIC_DAC_ADDR;
	IIC_DAC_ADDR: if(scl_lc==1'b1&&byte_cnt==3'b0)//地址发送完成
						state_n<=IIC_DAC_ACK_ADDR;
	IIC_DAC_ACK_ADDR: if(scl_lc==1'b1)//scl为低时数据变化
						state_n<=IIC_DAC_ADDR1;
	IIC_DAC_ADDR1:if(scl_lc==1'b1&&byte_cnt==3'b0)
						state_n<=IIC_DAC_ACK_ADDR1;
	IIC_DAC_ACK_ADDR1:if(scl_lc==1'b1)
						state_n<=IIC_DAC_DATA1;
	IIC_DAC_DATA1:if(scl_lc==1'b1&&byte_cnt==3'b0)
						state_n<=IIC_DAC_ACK1;
	IIC_DAC_ACK1:if(scl_lc==1'b1)
						state_n<=IIC_DAC_ADDR2;
	IIC_DAC_ADDR2:if(scl_lc==1'b1&&byte_cnt==3'b0)
						state_n<=IIC_DAC_ACK_ADDR2;
	IIC_DAC_ACK_ADDR2:if(scl_lc==1'b1)
						state_n<=IIC_DAC_DATA2;
	IIC_DAC_DATA2: if(scl_lc==1'b1&&byte_cnt==3'b0)
						state_n<=IIC_DAC_ACK2;
	IIC_DAC_ACK2: if(scl_lc==1'b1)
						state_n<=IIC_DAC_ADDR3;
	IIC_DAC_ADDR3:if(scl_lc==1'b1&&byte_cnt==3'b0)
						state_n<=IIC_DAC_ACK_ADDR3;
	IIC_DAC_ACK_ADDR3:if(scl_lc==1'b1)
						state_n<=IIC_DAC_DATA3;
	IIC_DAC_DATA3:if(scl_lc==1'b1&&byte_cnt==3'b0)
						state_n<=IIC_DAC_ACK3;
	IIC_DAC_ACK3:if(scl_lc==1'b1)
						state_n<=IIC_STOP;
	IIC_STOP: if(scl_hc==1'b1)
						state_n<=IIC_IDLE;
	default:state_n<=state_c;
endcase
end
always @(posedge clk or negedge rst_n)
begin
	if(rst_n==1'b0)
		byte_cnt<=3'b0;
	else
		case(state_c)
			IIC_DAC_ADDR,IIC_DAC_ADDR1,IIC_DAC_ADDR2,
			IIC_DAC_ADDR3,IIC_DAC_DATA1,IIC_DAC_DATA2,
			IIC_DAC_DATA3://传输8位数据或地址
			if(scl_lc==1'b1)
				byte_cnt<=byte_cnt-3'b001;//8位数据位的索引
		default:
				byte_cnt<=3'd7;//跳到其他状态时设为7
		endcase
end
always @(posedge clk or negedge rst_n)
begin
	if(rst_n==1'b0)begin
		sdar<=1'b1;
		sdalink<=1'b1;//sda输出数据
	end
	else
		begin
			case(state_c)
			IIC_IDLE:begin
							sdar<=1'b1;
							sdalink<=1'b1;
						end
			IIC_START:begin
							if(scl_hc==1'b1)begin
								sdar<=1'b0;//输入数据在scl高电平时跳变为0
								sdalink<=1'b1;
							end
						end
			IIC_DAC_ADDR:begin//发送地址
							if(scl_lc==1'b1)begin
								sdar<=DEVICE_ADDR[byte_cnt];
								sdalink<=1'b1;//scl低电平时才发生数据输入变化
							end
							end
			IIC_DAC_ADDR1:begin
							if(scl_lc==1'b1)begin
								sdar<=data_addr1[byte_cnt];
								sdalink<=1'b1;
							end
							end
			IIC_DAC_ADDR2:begin
									if(scl_lc==1'b1)begin
										sdar<=data_addr2[byte_cnt];
										sdalink<=1'b1;
									end
								end
			IIC_DAC_ADDR3:begin
									if(scl_lc==1'b1)begin
										sdar<=data_addr3[byte_cnt];
										sdalink<=1'b1;
									end
								end
			IIC_DAC_DATA1:begin
									if(scl_lc==1'b1)begin
										sdar<=data1[byte_cnt];
										sdalink<=1'b1;
									end
								end
			IIC_DAC_DATA2:begin
									if(scl_lc==1'b1)begin
										sdar<=data2[byte_cnt];
										sdalink<=1'b1;
									end
								end
			IIC_DAC_DATA3:begin
									if(scl_lc==1'b1)begin
										sdar<=data3[byte_cnt];
										sdalink<=1'b1;
									end
								end
			
			IIC_DAC_ACK_ADDR,IIC_DAC_ACK_ADDR1,IIC_DAC_ACK_ADDR2,IIC_DAC_ACK_ADDR3,
			IIC_DAC_ACK1,IIC_DAC_ACK2,IIC_DAC_ACK3:
								begin
									if(scl_lc==1'b1)
										begin
										sdar<=1'b0;
										sdalink<=1'b0;//输入数据，等待从机应答
										end
								end
			IIC_STOP:
						if(scl_hc==1'b1)begin
							sdar<=1'b1;//停止信号，在scl高电平时sda由0变1
							sdalink<=1'b1;
						end
			//default;
			endcase
		end
end
assign sda=sdalink?sdar:1'bz;//控制数据线sda							
endmodule

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