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Verilog
淡水无痕
这个作者很懒,什么都没留下…
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Verilog语言——20分频器
设计一个20分频器,输入clk reset 输出 out要求:clk如果频率为10M的话,out输出频率为500k,即20分频,reset为低电平复位。module fenpin20(clk_in,clk_out,reset);input clk_in,reset;output clk_out;integer count;reg clk_out;alwa原创 2010-03-27 23:12:00 · 4085 阅读 · 1 评论 -
Verilog语言——二分频、十进制、七段译码显示
1:设计一个二分频器; module count10(out,reset,clk);output[3:0] out;input reset,clk;reg[3:0] out;always @(posedge clk)beginif(out==9) out=-1;if(reset) out //同步复位else out计数 end原创 2010-03-27 23:08:00 · 5091 阅读 · 1 评论 -
Verilog语言——序列检测器
设计一个序列检测器,检测器在有“101”序列输入时输出为1,其他输入情况下,输出为0。 module xuliejiance(x,z,clk,rst,state);input x,clk,rst;output z;output[2:0] state;reg[2:0] state;wire z;parameter IDLE=d0,A=d1,B=d2,C原创 2010-04-03 00:22:00 · 9160 阅读 · 0 评论 -
Verilog语言——8路彩灯控制器
设计一个8路彩灯控制器,要求实现如下花样:(1)从左到右逐个亮,从右到左逐个灭;(2)从两边往中间逐个亮,从中间往两边逐个灭;(3)重复上面1、2。文本文件:module caideng(clk,light,res);input clk,res;output[3:0] light;reg[3:0] state;reg[3:0] light;paramet原创 2010-04-06 22:14:00 · 18513 阅读 · 7 评论