Verilog HDL 学习篇——流水灯

基于 黑金飓风4开发板+底板

 

硬件原理图

Verilog HDL 代码

module LED_MODULE
(
	input 	wCLK,	//输入时钟
	input 	wRST,	//复位信号
	output	[4:0]	wLED	//LED控制引脚，高电平亮
);

reg[25:0]	rTime;

assign wLED={rTime[25:22]};

always @ (posedge wCLK or negedge wRST)	//此处简单的使用26bit计数，将高4位作为led输出
begin
	if(!wRST)begin
		rTime<=26'H00000000;
	end
	else if(rTime==26'D50000000) begin
		rTime<=26'D0;
	end
	else begin
		rTime<=rTime+1'b1;
	end	
end

endmodule

 

RTL图