vhdl_在开发板上实现流水灯（用不同的按键控制不同的花型）

已于 2022-12-13 22:10:08 修改
阅读量1.1k 收藏 16
点赞数 6
文章标签： 开发语言
于 2022-12-13 22:07:47 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/2202_75826796/article/details/128308696
版权

--分频：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity fdiv is 
  Port (clkin :in std_logic;
        bclk:out std_logic);
end fdiv;
architecture be of fdiv is
Begin
  process(clkin)
  variable d0:integer range 0 to 10000000;
  begin
    if rising_edge(clkin) then
      if (d0<10000000) then
        d0:=d0+1;
        else
         d0:=0;
         end if;
         if(d0=10000000)then
         bclk<='1';
         else bclk<='0';
         end if;
    end if;
  end process;
end be;

--按键消抖：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity key is
  port(key,clk:in std_logic;--按键
         keyout: out std_logic );
end key;
architecture one of key is
signal count:integer range 0 to 400000;
signal df1,df,res_n:std_logic;
signal df2:std_logic;
constant timer:integer:=400000;
begin
process(clk) 
begin
if (clk'event and clk='1')then
        df1<=key;
        df2<=df1;
end if;
        df<=df1 xor df2;
        res_n<=df;
end process;
process(clk,res_n) 
begin
if res_n='1'then
        count<=0;
else
if rising_edge(clk)then
   count<=count+1;
   if(count=400000)then
          count<=0;
   end if;
   if count>=timer then
        keyout<=key;
   end if;
end if;
end if;
end process;
end one;

--流水灯：
library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 
use IEEE.STD_LOGIC_ARITH.ALL; 
use IEEE.STD_LOGIC_UNSIGNED.ALL; 
ENTITY lsd IS 
PORT (clk,rst1:IN std_logic;
      key1,key2,key3,key4:in std_logic;
      led_tmp: OUT std_logic_vector(7 DOWNTO 0));   
END lsd; 
ARCHITECTURE lc OF lsd IS  
SIGNAL   tmp:std_logic_vector(3 DOWNTO 0);  
SIGNAL   cnt:integer range 0 to 7;
BEGIN 
PROCESS(clk,rst1)
variable  key:std_logic_vector(4 DOWNTO 0);       
begin
key :=(key1&key2&key3&key4&rst1); 
IF(clk'EVENT AND clk='1')THEN
case key is 
    when "01111"=>tmp<="0111";
    when "10111"=>tmp<="1011";
    when "11011"=>tmp<="1101";
    when "11101"=>tmp<="1110";
    when "11110"=>tmp<="1111";
    when OTHERS =>NULL; 
end case;
end if;
end process;
process(tmp,clk)
begin        
if (clk'event and clk='1')then
     CASE  tmp is
     when  "1111" =>led_tmp <= "11111111";cnt<=0;
     when  "0111" =>CASE cnt IS
                when 0 =>led_tmp<="11111110";cnt<=cnt+1; 
                when 1 =>led_tmp<="11111101";cnt<=cnt+1;
                when 2 =>led_tmp<="11111011";cnt<=cnt+1;
                when 3 =>led_tmp<="11110111";cnt<=cnt+1;
                when 4 =>led_tmp<="11101111";cnt<=cnt+1;
                when 5 =>led_tmp<="11011111";cnt<=cnt+1;
                when 6 =>led_tmp<="10111111";cnt<=cnt+1;
                when 7 =>led_tmp<="01111111";cnt<=0;
                when OTHERS =>NULL;
                END CASE;
     when "1011" =>
                CASE cnt IS
                when 0 =>led_tmp<="01111111";cnt<=cnt+1; 
                when 1 =>led_tmp<="10111111";cnt<=cnt+1;
                when 2 =>led_tmp<="11011111";cnt<=cnt+1;
                when 3 =>led_tmp<="11101111";cnt<=cnt+1;
                when 4 =>led_tmp<="11110111";cnt<=cnt+1;
                when 5 =>led_tmp<="11111011";cnt<=cnt+1;
                when 6 =>led_tmp<="11111101";cnt<=cnt+1;
                when 7 =>led_tmp<="11111110";cnt<=0;
                when OTHERS =>NULL;
                 END CASE; 
     when "1101" =>
        CASE cnt IS
                when 0 =>led_tmp<="00111111";cnt<=cnt+1; 
                when 1 =>led_tmp<="10011111";cnt<=cnt+1;
                when 2 =>led_tmp<="11001111";cnt<=cnt+1;
                when 3 =>led_tmp<="11100111";cnt<=cnt+1;                
                when 4 =>led_tmp<="11110011";cnt<=cnt+1;
                when 5 =>led_tmp<="11111001";cnt<=cnt+1;
                when 6 =>led_tmp<="11111100";cnt<=cnt+1;
                when 7 =>led_tmp<="01111110";cnt<=0;
                when OTHERS =>NULL;
        END CASE;
    when "1110" =>
        CASE cnt IS
                when 0 =>led_tmp<="10001111";cnt<=cnt+1; 
                when 1 =>led_tmp<="11100011";cnt<=cnt+1;
                when 2 =>led_tmp<="11111000";cnt<=cnt+1;
                when 3 =>led_tmp<="00011111";cnt<=cnt+1;
                when 4 =>led_tmp<="11000111";cnt<=cnt+1;
                when 5 =>led_tmp<="11110001";cnt<=cnt+1;
                when 6 =>led_tmp<="11111000";cnt<=cnt+1;
                when 7 =>led_tmp<="11100011";cnt<=0;
                when OTHERS =>NULL;
        END CASE;
    when OTHERS =>NULL; 
END CASE;            
END IF; 
end process; 
end lc;

--主体：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity lsd_led is
    port(clk,rst:in std_logic;
         keya,keyb,keyc,keyd:in std_logic; 
            led_out:out std_logic_vector(7 DOWNTO 0));
end; 
architecture a of lsd_led is
signal  clk1,L1,L2,L3,L4:std_logic;

component fdiv is 
  Port (clkin :in std_logic;
        bclk:out std_logic);
end component;

component key is
  port(key,clk:in std_logic;--按键
         keyout: out std_logic );
end component;

component lsd IS 
PORT (clk,rst1:IN std_logic;
      key1,key2,key3,key4:in std_logic;
      led_tmp: OUT std_logic_vector(7 DOWNTO 0));   
END component;

begin
U1:fdiv port map(clk,clk1);
U2:key  port map(keya,clk,L1);
U3:key  port map(keyb,clk,L2);
U4:key  port map(keyc,clk,L3);
U5:key  port map(keyd,clk,L4);
U6:lsd  port map(clk1,rst,L1,L2,L3,L4,led_out);
end a;
 

--分频：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity fdiv is 
  Port (clkin :in std_logic;
	    bclk:out std_logic);
end fdiv;
architecture be of fdiv is
Begin
  process(clkin)
  variable d0:integer range 0 to 10000000;
  begin
    if rising_edge(clkin) then
      if (d0<10000000) then
		d0:=d0+1;
		else
		 d0:=0;
		 end if;
		 if(d0=10000000)then
		 bclk<='1';
		 else bclk<='0';
		 end if;
    end if;
  end process;
end be;

--按键消抖：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity key is
  port(key,clk:in std_logic;--按键
  	   keyout: out std_logic );
end key;
architecture one of key is
signal count:integer range 0 to 400000;
signal df1,df,res_n:std_logic;
signal df2:std_logic;
constant timer:integer:=400000;
begin
process(clk) 
begin
if (clk'event and clk='1')then
		df1<=key;
		df2<=df1;
end if;
		df<=df1 xor df2;
		res_n<=df;
end process;
process(clk,res_n) 
begin
if res_n='1'then
		count<=0;
else
if rising_edge(clk)then
   count<=count+1;
   if(count=400000)then
  		count<=0;
   end if;
   if count>=timer then
        keyout<=key;
   end if;
end if;
end if;
end process;
end one;

--流水灯：
library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 
use IEEE.STD_LOGIC_ARITH.ALL; 
use IEEE.STD_LOGIC_UNSIGNED.ALL; 
ENTITY lsd IS 
PORT (clk,rst1:IN std_logic;
	  key1,key2,key3,key4:in std_logic;
      led_tmp: OUT std_logic_vector(7 DOWNTO 0));   
END lsd; 
ARCHITECTURE lc OF lsd IS  
SIGNAL   tmp:std_logic_vector(3 DOWNTO 0);  
SIGNAL   cnt:integer range 0 to 7;
BEGIN 
PROCESS(clk,rst1)
variable  key:std_logic_vector(4 DOWNTO 0); 	  
begin
key :=(key1&key2&key3&key4&rst1); 
IF(clk'EVENT AND clk='1')THEN
case key is 
	when "01111"=>tmp<="0111";
	when "10111"=>tmp<="1011";
    when "11011"=>tmp<="1101";
    when "11101"=>tmp<="1110";
	when "11110"=>tmp<="1111";
    when OTHERS =>NULL; 
end case;
end if;
end process;
process(tmp,clk)
begin        
if (clk'event and clk='1')then
	 CASE  tmp is
	 when  "1111" =>led_tmp <= "11111111";cnt<=0;
	 when  "0111" =>CASE cnt IS
				when 0 =>led_tmp<="11111110";cnt<=cnt+1; 
			    when 1 =>led_tmp<="11111101";cnt<=cnt+1;
			    when 2 =>led_tmp<="11111011";cnt<=cnt+1;
			    when 3 =>led_tmp<="11110111";cnt<=cnt+1;
			    when 4 =>led_tmp<="11101111";cnt<=cnt+1;
				when 5 =>led_tmp<="11011111";cnt<=cnt+1;
				when 6 =>led_tmp<="10111111";cnt<=cnt+1;
				when 7 =>led_tmp<="01111111";cnt<=0;
				when OTHERS =>NULL;
                END CASE;
	 when "1011" =>
				CASE cnt IS
				when 0 =>led_tmp<="01111111";cnt<=cnt+1; 
				when 1 =>led_tmp<="10111111";cnt<=cnt+1;
				when 2 =>led_tmp<="11011111";cnt<=cnt+1;
				when 3 =>led_tmp<="11101111";cnt<=cnt+1;
				when 4 =>led_tmp<="11110111";cnt<=cnt+1;
				when 5 =>led_tmp<="11111011";cnt<=cnt+1;
				when 6 =>led_tmp<="11111101";cnt<=cnt+1;
				when 7 =>led_tmp<="11111110";cnt<=0;
				when OTHERS =>NULL;
 	            END CASE; 
	 when "1101" =>
		CASE cnt IS
				when 0 =>led_tmp<="00111111";cnt<=cnt+1; 
				when 1 =>led_tmp<="10011111";cnt<=cnt+1;
				when 2 =>led_tmp<="11001111";cnt<=cnt+1;
				when 3 =>led_tmp<="11100111";cnt<=cnt+1;			    
				when 4 =>led_tmp<="11110011";cnt<=cnt+1;
				when 5 =>led_tmp<="11111001";cnt<=cnt+1;
				when 6 =>led_tmp<="11111100";cnt<=cnt+1;
				when 7 =>led_tmp<="01111110";cnt<=0;
	            when OTHERS =>NULL;
        END CASE;
	when "1110" =>
		CASE cnt IS
				when 0 =>led_tmp<="10001111";cnt<=cnt+1; 
				when 1 =>led_tmp<="11100011";cnt<=cnt+1;
				when 2 =>led_tmp<="11111000";cnt<=cnt+1;
				when 3 =>led_tmp<="00011111";cnt<=cnt+1;
				when 4 =>led_tmp<="11000111";cnt<=cnt+1;
				when 5 =>led_tmp<="11110001";cnt<=cnt+1;
				when 6 =>led_tmp<="11111000";cnt<=cnt+1;
				when 7 =>led_tmp<="11100011";cnt<=0;
	            when OTHERS =>NULL;
        END CASE;
	when OTHERS =>NULL; 
END CASE;			
END IF; 
end process; 
end lc;

--主体：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity lsd_led is
	port(clk,rst:in std_logic;
         keya,keyb,keyc,keyd:in std_logic; 
   	     led_out:out std_logic_vector(7 DOWNTO 0));
end; 
architecture a of lsd_led is
signal  clk1,L1,L2,L3,L4:std_logic;

component fdiv is 
  Port (clkin :in std_logic;
	    bclk:out std_logic);
end component;

component key is
  port(key,clk:in std_logic;--按键
  	   keyout: out std_logic );
end component;

component lsd IS 
PORT (clk,rst1:IN std_logic;
	  key1,key2,key3,key4:in std_logic;
      led_tmp: OUT std_logic_vector(7 DOWNTO 0));   
END component;

begin
U1:fdiv port map(clk,clk1);
U2:key  port map(keya,clk,L1);
U3:key  port map(keyb,clk,L2);
U4:key  port map(keyc,clk,L3);
U5:key  port map(keyd,clk,L4);
U6:lsd  port map(clk1,rst,L1,L2,L3,L4,led_out);
end a;

七号邮局
关注
  • 6
    点赞
  • 踩
  • 16
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
verilog 8位流水灯_51单片机流水灯的三种实现方法
weixin_39540178的博客
12-11 3926
首先，介绍下原理。下图为主控芯片和流水灯模块的原理图。流水灯模块接在单片机的P1口，由原理图可以知道，在P1口给一个低电平即可点亮LED灯。相反，如果要LED灯熄灭，就要把P1口的电平变为高电平即可。要实现流水灯功能，我们只要将LED1～LED8依次点亮、熄灭，依始类推，8只LED变会一亮一暗的做流水灯了。 实现8个LED流水灯程序用中文表示为：P1.0低、延时、P1.0高...
led流水灯(vhdl)
05-02
用vhdl代码的形式实现，流水灯的效果，有特定的代码，如果开发板不同，你只需改变引脚即可使用。
FPGA拨码开关控制流水灯（VHDL）
龙晨天的博客
09-30 4678
一、实验目的 1.根据FPGA 开发板资源设计拨码开关控制流水灯实验； 2.利用VHDL 语言自行设计拨码开关控制流水灯程序； 3.在FPGA 开发板上验证。 二、实验原理 FPGA 芯片外部输入的固定晶振时钟信号为40MHz，先进行降频，得到适合的同步时钟，完成拨码开关控制激励流水灯的流向。该功能模块，有5 个输入：时钟信号，复位信号，3 个拨码开关，3 个输出：3 个LED，功能框图为： 模块功能要求： （1） Reset=0 时复位，Reset=1 时解除复位； （2） 当拨码..
FPGA（1）基础入门 -- 按键控制led灯
great_yzl的博客
11-16 3612
目录 效果说明 1、配置输入输出变量 2、变量赋值 3、配置引脚（输入输出变量） 代码 效果说明 key1按键按下，led1被点亮。 key2按键按下，led2被点亮。 1、配置输入输出变量 input wire key1, //输入引脚key1 input wire key2, //输入引脚key2 output wire led1, //输出引脚led1 output wire led2 //输出引脚led2 2、变量赋值 可以发现LED灯正常状态是低电平点亮.
VHDL多路循环流水灯
weixin_46839312的博客
12-04 4146
一、设计目的 掌握彩灯控制方法，了解状态机的应用 2. 掌握VHDL编程语言，了解实际设计中的优化方案 二、开发软件: QuartusII 三、设计任务 设计一个八路彩灯控制器，要求： 彩灯明暗变化节拍为0.25S和0.5S两种节拍，采用按键进行频率切换。 演示花型3种，分别为左移、右移、闪烁。每种花型显示时间维持20秒。 彩灯用发光二极管LED模拟。 四、任务分析： 1、该系统的外加信号为时钟，输出为8路彩灯信号。彩灯控制器按一定的节拍改变8路输出的高低电平，控制彩灯按预定的规律亮灭，从.
2021-03-30 Quarttus|| 9.0 创建并执行第一个VHDL程序（流水灯程序）
APPDREAMER的博客
04-02 4782
Quarttus|| 9.0 创建第一个VHDL程序 前言 本次实验所用软件为Quartus||9.0，所用板载为EPF10K20T144-4。 注意事项 （1） （2） 创建一个VHDL程序文件 点击file 2、搭建自己的电路图
VHDL.rar_rs232_vhdl_红外测试温度
09-23
数码管显示，温度传感，红外感应，流水灯蜂鸣器，PS2,RS232的相关VHDL程序，已经在MAX-IIEPM570开发板上测试成功
01_run_led.rar_VHDL/FPGA/Verilog_VHDL_
08-09
上次的闪烁灯实验，重新熟悉了FPGA开发的流程，这次实现一个最简单的流水灯　BJEPM开发板上有4个LED，和黑金里面的教程类似，因此以这个为模板来进行　基本思路是：（原理参考verilog那些事建模篇）　设计四个模块，...
EDA课设，FPGA，Quartus键控流水灯电路，该流水灯由 8 个 LED 灯组成，有两种显示样式
04-28
5、该流水灯具有异步复位和同步使能控制功能，分别用按键进行控制。当 复位功能有效时，8 个 LED 灯左边四个灯熄灭，右边四个灯点亮，无效时从选定 样式的起始状态开始进行循环显示；当使能功能无效时，所选定样式...
VHDL实验一 流水灯.rar
10-01
在这个VHDL实验一“流水灯”中，我们将探讨如何利用VHDL来实现一个常见的数字电路系统——流水灯。 流水灯是一种在多个LED灯之间顺序点亮或熄灭的设计，常用于教学和演示数字电路的工作原理。在嵌入式系统和 FPGA...
vhdl中点亮led灯的程序
09-24
vhdl中点亮led灯的基础程序，简洁明了
按键控制LED的亮灭Verilog/VHDL程序
08-01
用两个按键的不同组合来控制LED指示灯的状态： 1.没有手指触碰按键，LED灭； 2.手指按下左边按键，LED亮； 3.手指按下右边按键，LED亮； 4.手指同时按下按键，LED灭； 文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。
verilog 按键控制led显示程序 黑金
06-07
verilog 按键控制led显示程序，按键做消抖处理。。。。。。
点亮1个led方法1
03-21
点亮1个led方法1
VHDL按键设计
03-15
课程设计代码VHDL相关设计！按键模块等一应俱全课程设计代码VHDL相关设计课程设计代码VHDL相关设计
verilog 按键控制LED的亮灭状态
Bronceyang的博客
04-16 9593
主要功能：按下按键0，从左到右点亮led;按下按键1，从右到左点亮led;按下按键2时，四个led间隔亮灭；按下按键3时，点亮全部led。亮灭间隔时间为0.5s,时钟为50MHz. //author :bronceyang //time :2020年4月16日 //version: 1.0 //功能：实现按键控制led的亮灭 module key_led( input sys_clk, ...
VHDL实现按键消抖
vizio.blog.csdn.net
11-11 2498
VHDL实现按键消抖
点亮第一个LED灯
m0_46484797的博客
01-12 292
**点亮第一个LED小灯** （1）LED原理：LED灯由一个发光二极管构成，一端连接单片机的VCC，另一端连接单片机的IO口。要想实现LED灯的点亮，只需LED灯一端为高电平，另一端为低电平。 （2）LED原理图： （3）源代码： #include<reg51.h> #define LED P2 //宏定义P2端口 void main() { while(1) { LED=0; //点亮8个LED灯 } } ...
彩灯控制器课程设计vhdl_基于VHDL的彩灯控制器的设计
最新发布
06-02
好的，我了解您的问题。基于VHDL的彩灯控制器的设计可以分为以下几个步骤： 1. 确定需求：首先需要明确彩灯控制器的需求，包括控制的彩灯数量、控制方式、控制精度等。 2. 设计电路：根据需求，设计出电路图，并将其转化为VHDL代码。 3. 编写仿真程序：编写VHDL仿真程序，对电路进行仿真，确保其功能正确。 4. 实现电路：将VHDL代码烧录到FPGA芯片中，实现彩灯控制器电路。 5. 调试测试：对彩灯控制器进行调试和测试，确保其在实际使用中的稳定性和可靠性。 需要注意的是，VHDL设计需要掌握一定的硬件电路知识和编程技能，如果您不熟悉VHDL的使用，建议先学习相关知识再进行设计。同时，为了提高开发效率，可以使用相关的VHDL开发工具，如Vivado等。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值