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3原创 FPGA异或和同或
同或(a AND b) OR (a’ AND b’) = a XNOR b(a’ OR b’) AND异或(a OR b) = (a AND b)’ AND (a’ AND b’)’ = [ (a AND b) OR (a’ AND b’) ]’ = a XOR b
2022-01-13 10:13:41
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原创 FPAGA全加器
这里写自定义目录标题一位全加器组成16位全加器，两个16位全加器组成32位全加器，留存module top_module( input [15:0] a, input [15:0] b, output [31:0] sum); wire s1; wire [15:0] sum1,sum2; assign sum={sum1,sum2};add16 u1_add16( .a (a[15:0]), .b (b[15:0]), .cin (0),
2022-01-12 15:04:15
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翻译 LCD现实中DE／HS／VS 信号的关系
一句话总结：其实DE信号就是 HS/VS信号分别加上前肩和后肩 复合在 一起的信号。参考资料：https://www.cnblogs.com/general001/articles/3721683.html只要是数字信号处理电路，就必须有时钟信号。在液晶面板中，像素时钟是一个非常重要的时钟信号。像素时钟信号的频率与液晶面板的工作模式有关，液晶面板分辨率越高，像素时钟信号的频率也越高。在一行内，像素时钟的个数与液晶面板一行内所具有的像素数量相等。例如，对于1024×768的液晶面板，一行有1024个像素
2021-11-29 16:49:54
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原创 FPGA学习笔记（二）正点原子领航2交通灯实验
1.top模块代码如下（示例）：module top_traffic( input sys_clk, input sys_rst_n, output [3:0]sel, output [7:0]seg_leg, output [5:0]led ); wire [5:0]ew_time; wire [5:0]sn_time; wire [1:0]state; trafic_light u0_trafic_light( .sys_clk(sys_clk), .
2021-11-26 10:31:59
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原创 FPGA学习笔记（一）计数器的两种等价表示法
@TOCFPGA学习笔记（一）学习目标：提示：这里可以添加学习目标例如：一周掌握 Java 入门知识学习内容：计数器的两种等价表示法：reg [24:0] clk_cnt ;//时钟频率25MHz,计时0.5s需要25位计数器always @(posedge sys_clk or negedge sys_rst_n)begin if(!sys_rst_n) clk_cnt <= 25'b0; else if(clk_cnt < WIDTH - 1'b1) clk_cn
2021-11-26 09:46:42
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空空如也
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