FPGA学习笔记（一）计数器的两种等价表示法

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学习内容：

计数器的两种等价表示法：

reg [24:0] clk_cnt ;//时钟频率25MHz,计时0.5s需要25位计数器
always @(posedge sys_clk or negedge sys_rst_n)begin
	if(!sys_rst_n)
		clk_cnt <= 25'b0;
	else if(clk_cnt < WIDTH - 1'b1)
		clk_cnt <= clk_clk + 1'b1;
	else
		clk_1hz <= 25'b0;
	end

和

always @(posedge sys_clk or negedge sys_rst_n)begin
	if(!sys_rst_n)
		clk_cnt <= 25'b0;
	else if(clk_cnt == WIDTH - 1'b1)
		clk_cnt <= 25'b0;
	else
		clk_cnt <= clk_cnt + 1'b1;
	end

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