Lattice FPGA ---IP应用总结之“edp”

基于bitec_dp_wrap.v 顶层信号： 

1. rxpcs_clk，rxpcs_rx_clk 这两个时钟有什么区别？

.rxpcs_rx_clk (rx_ch0_recovery_clk）,   //serdes恢复时钟；

.rxpcs_clk        (i_clk_72),          //PLL生成；

2.  i_rx0_im_clk 是多少Mhz？135MHZ吗？ 

.rx0_im_clk   (rx_ch0_recovery_clk),    // 2.7Gbps edp, 一次两个像素点，所以是135Mhz；

3. 关于edp IP的 “rx_cable_detect ,rx_pwr_detect”信号：

  不需外部控制的话，两个信号可以写死：

   assign rx_aux_cable_detect = 1'b1; 
   assign rx_aux_pwr_detect = 1'b1; 

4. AUX 时钟：

EDP 的AUX clk要求是16MHZ, data rate 是1Mbps。 
100MHZ时钟源，Lattice的PLL直接分是不能分出16MHZ的，大概是15.8mhz； 
如果用serdes 的135mhz直接分，可以分出16.1mhz；（CLKOP） 
经过尝试，可以先CLKOP分出27MHZ，再用OS分出16mhz，即可满足条件； 
有可能是先用CLKOP分的的频率是27mhz，导致VCO的频点范围缩小导致的。