3.内存屏障和CPU缓存

• 为了提高程序的运行的性能,现在的CPU在很多方面对程序进行了优化

• CPU的多级缓存

L1 Cache(一级缓存)
L2 Cache(二级缓存)
L3 Cache(三级缓存):多核共享三级缓存

• CPU性能优化手段 指令重排序

当CPU写缓存时发现缓存区正在被其他CPU占用时候,为了提高CPU处理性能,可能将候面的读缓存指令先执行。

• 存在的问题

1.缓存中的数据与主内存的数据不是实时同步的,各CPU(或CPU核心)间数据也不是实时同步的。在同一时间点各CPU所看到同一内存地址的数据可能不一致。

2.CPU指令重排优化在多核多线程中，指令逻辑无法辨别因果关联。可能出现乱序执行。

• 解决的办法（内存屏障）

1.读内存屏障：在指令插入store barrier之后，能让写入缓存中的最新数据更新写入主内存。

2.写内存屏障：在指令插入store barrier之后，能让高速缓存中的数据失效。强制从新的主内存中加载数据。