【野火FPGA】Verilog的基本语法-笔记-1
初识Verilog HDLVerilog HDL的简介Verilog HDL 是一种硬件描述语言,以文本的形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能Verilog相比VHDLVerilog语法自有,易学易用适合算法级、门级设计代码简洁发展较快VHDL语法严谨,难以上手适合系统级设计代码冗长发展缓慢Verilog 基础语法逻辑值0:逻辑低电平,条件为假1:逻辑高电平,条
原创
2022-03-08 20:15:01 ·
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