FPGA开发总结
文章平均质量分 56
yc2020021699
这个作者很懒,什么都没留下…
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(转载)xilinx FIFO的使用及各信号的讨论
FIFO的使用非常广泛,一般用于不同时钟域之间的数据传输,比如FIFO的一端是AD数据采集,另一端是计算机的PCI总线,假设其AD采集的速率为16位100K SPS,那么每秒的数据量为100K×16bit=1.6Mbps,而PCI总线的速度为33MHz,总线宽度32bit,其最大传输速率为33*32=1056Mbps,在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。另外对于不同宽度的数据接口...转载 2018-04-27 16:05:00 · 2725 阅读 · 2 评论 -
学习笔记-DQPSK系统的调制与解调
DQPSK,就是四进制相移键控技术,利用前后相邻两个码元的相位差传递数据,DQPSK信号编码方式通常有两种:A方式和B方式,A方式相位差取值分别为:0°、90°、180°和270°,B方式取值45°、135°、225°和315°,这里我采用的是A方式编码规则。这篇文章是利用MATLAB工具对DQPSK系统的调制与解调系统进行仿真,系统框图如下:(1)发送数据:从TXT文件中导入数据,本次以32位数...原创 2018-04-15 21:44:15 · 18359 阅读 · 4 评论 -
新版本Vivado打开老工程IP锁住的问题("...."is locked and cannot be customized)
新版本Vivado打开老工程IP锁住的问题("...."is locked and cannot be customized)1.生成IP核的状态报告Tools -> Report -> Report IP Status2.点击Upgrade Selected3.更新完成后IP Status从此,被锁住的IP就可以正常配置了。...转载 2018-07-27 10:22:41 · 7649 阅读 · 3 评论 -
一位资深工程师FPGA设计经验精华,吸收后你也能强大!
从大学时代第一次接触FPGA至今已有10多年的时间。至今依然记得当初第一次在EDA实验平台上完成数字秒表,抢答器,密码锁等实验时,那个兴奋劲。当时由于没有接触到HDL硬件描述语言,设计都是在MAX+plus II原理图环境下用74系列逻辑器件搭建起来的。后来读研究生,工作陆陆续续也用过Quartus II,Foundation,ISE,Libero,并且学习了verilogHDL语言,学习的过程中...转载 2018-09-06 20:51:28 · 2373 阅读 · 0 评论 -
数据接口的同步方法
数据接口同步是数字系统设计的重要问题,是造成系统不稳定工作的重要原因。(1)前级输出的延时是随机的,或者有可能变动,在后级完成数据的同步。对于随机到达的数据,需要建立同步机制。可以采用使数据通过RAM或者FIFO缓存再读取的方法,实现数据同步。将前级模块提供的时钟作为基本时钟,将数据写入RAM或FIFO,然后使用后级模块基本时钟产生读信号,将数据读出来。关键是必须有堆栈满和空的指示信号...原创 2018-09-28 15:58:36 · 6723 阅读 · 0 评论 -
vivado----fpga硬件调试 ----找不到ila核问题及解决
问题 一:WARNING: [Xicom 50-38] xicom: No CseXsdb register file specified for CseXsdb slave type: 0, cse driver version: 0. Slave initialization skipped. INFO: [Labtools 27-1434] Device xc7k410t (JTAG ...转载 2018-10-18 22:10:08 · 22582 阅读 · 2 评论 -
Xilinx Vivado .coe文件生成
一、.COE格式文件生成由于Quartus ii软件ROM用的是mif格式的文件,且可以用软件Guagle_wave生成正弦波、三角波、锯齿波。我们可以利用这个软件先生成数据,然后再将其转化为符合COE格式的文件。具体请参考以下步骤:1. 先打开Guagle_wave软件;2. 菜单栏-->查看-->全局参数设定(如下图所示):3. 设定波形-->我们选择...转载 2018-12-25 09:25:55 · 2221 阅读 · 2 评论 -
FPGA功耗那些事儿(转载)
在项目设计初期,基于硬件电源模块的设计考虑,对FPGA设计中的功耗估计是必不可少的。笔者经历过一个项目,整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右,有点过高了,功耗过高则会造成发热量增大,温度高最常见的问题就是系统重启,另外对FPGA内部的时序也不利,导致可靠性下降。其它硬件电路的功耗是固定的,只有FPGA的功耗有优化的余地,因此硬件团队则极力要求笔者所在的FPGA团队...转载 2019-04-10 13:58:10 · 1221 阅读 · 0 评论