yc16032399的博客

首先需要了解一下脚本语言在数字IC设计中的作用，C、C++等编程语言是为了开发软件或高性能计算应用，要是开发简单的应用，脚本语言更为简单，缩短了传统的“编写-编译-链接-运行”过程。IC设计中常用的脚本有Tcl、Perl、Shell、Python等。其中，Tcl最简单。1.Tcl脚本语言工具控制语言(Tool Control Language, Tcl)是图形工具箱的扩展，提供各种GUI接...

对于验证，各设计语言的特点分别如下：(1) Verilog：主要针对设计，在验证方面最大的问题是功能模块化和激励随机化。(2) SystemC：主要针对算法开发，SystemC本质上是一个C++库，缺点是管理内存，避免内存泄露。(3) SystemVerilog: 具有面向对象的特性:封装、继承和多态。对于验证，SystemVerilog语言提供了功能覆盖率、约束等特点，与Verilo...

PAL: Programming Array Logic可编程阵列逻辑，或阵列固定，只有与阵列可编程PLA:Programming Logic Array可编程逻辑阵列GAL:Generic Array Logic通用阵列逻辑器件，采用EEPOM工艺，可重复编程。CPLD:复杂可编程逻辑器件，内部结构基于乘积项(Product term)，程序存储采用EEPROM/FLASH，组合逻辑...

SPI IIC UART通信协议简单说明 https://blog.csdn.net/qq576494799/article/details/53197269UART、IIC、SPI通信协议https://wenku.baidu.com/view/1deaff2a360cba1aa911da9e.html

Verilog设计异步FIFOhttp://ninghechuan.com/2018/12/15/Verilog%E8%AE%BE%E8%AE%A1%E5%BC%82%E6%AD%A5FIFO/异步FIFO---Verilog实现 https://blog.csdn.net/alangaixiaoxiao/article/details/81432144异步FIFO中的几个难点问题...

DDR：Double Data Synchronous Dynamic Random Access Memory，双倍速率同步动态随机存储器，双倍速率传输的SDRAM，在时钟的上升沿和下降沿都可以进行数据传输。我们电脑的内存条都是DDR芯片。相关文章：DDR3 内存带宽计算https://blog.csdn.net/zsj100213/article/details/82496893...

时钟抖动（Clock Jitter）和时钟偏斜（Clock Skew） https://www.cnblogs.com/zeushuang/archive/2012/07/04/2575849.html时钟偏差、时钟抖动都是什么呢？https://www.cnblogs.com/PG13/p/10341285.html...

FPGA原理结构以及内部资源 https://blog.csdn.net/qq_32164245/article/details/81025841FPGA内部资源总结 https://blog.csdn.net/maxwell2ic/article/details/81116271FPGA开发流程（详述每一环节的物理含义和实现目标） https://blog.csdn.n...

Task 和 Function https://www.cnblogs.com/icelyb24/archive/2011/05/04/2036379.html

ZYNQ-7000是第一代可扩展处理平台（Extensible Processing Platform，EPP），同时具有软件可编程、硬件可编程、IO可编程的特性，为此Xilinx强调了“All Programmable的”概念。下面对其做一简要介绍，便于读者建立初步框架。ZYNQ芯片内包含一个丰富特性的基于双核ARM Cortex-A9的处理子系统（Processing System，PS）...

本文介绍了Tcl在Vivado中的基础应用，希望起到抛砖引玉的作用，指引使用者在短时间内快速掌握相关技巧，更好地发挥Vivado在FPGA设计中的优势。Vivado TCL脚本语言使用Tcl作为它的命令语言的好处：1 Tcl提供了标准语法，一旦用户掌握了Tcl就可以很容易的发布命令给基于Tcl的程序2 Tcl可作为程序间通信的接口3 通过Tcl， Vivado具备了强大的设...

流水线设计前言：本文从四部分对流水线设计进行分析，具体如下：第一部分什么是流水线第二部分什么时候用流水线设计第三部分使用流水线的优缺点第四部分流水线加法器举例第一 什么是流水线流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法。目的是将一个大操作分解成若干的小操作，每一步小操作的时间较小，所以能提高频率，各小操作能并行执行，所以能...

相关文章：Verilog设计（二）：分频电路设计 https://blog.csdn.net/qq_26652069/article/details/90759052基于verilog的分频器设计（奇偶分频原理及其电路实现：上） https://www.cnblogs.com/Fun-with-FPGA/p/4700631.htmlD触发器实现二分频电路(D触发器构成的2分...

目前半导体存储器基本上可以分为两大类：只读存储器（ROM）和随机存取存储器（RAM，又称读写存储器）。ROM是一种永久性数据存储器，其中的数据一般有专用的装置写入，数据一旦写入，不能随意改写，在断电后数据不会消失。ROM常用于存放系统的运行程序或固定不变的数据，ROM是一种组合逻辑电路。ROM存储器由存储阵列、地址译码器和输出控制电路三部分组成。存储阵列可用二极管、MOS管或BJT管构成，也...

锁存器（Latch）锁存器是一种对脉冲电平敏感的双稳态电路，它具有0和1两种稳定状态，一旦状态被确定，就能自行保持，直到有外部特定输入脉冲电平作用在电路位置时，才有可能改变状态。锁存器是电平触发的存储单元，数据存储的动作取决于使能信号的电平。锁存器不锁存信号时，输出端的信号随输入端变化，相当于通过一个缓存器一样；锁存器锁存信号时，输入端信号不起作用。锁存器最大危害在于对毛刺敏感。在FP...

【例5.6 】用fork-join 并行块产生信号波形`timescale 10ns/1ns module wave2; reg wave; parameter cycle=5; initialforkwave=0;#(cycle) wave=1;#(2*cycle) wave=0;#(3*cycle) wave=1;#(4*cycle) wave=0;#(5*cyc...

1：什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。   异步时序逻辑电路的特点：电路中除可以使用带时钟的触发...

一、Verilog_HDL模型所谓不同的抽象类别，实际上是指同一个物理电路，可以在不同层次上用Verilog语言来描述。如果只从行为功能的角度来描述某一电路模块，就称作行为模块。如果从电路结构的角度来描述该电路模块，就称作结构模块。根据抽象的级别将Verilog的模块分为5种不同的等级:（1）系统级(system-level)：用语言提供的高级结构能够实现待设定模块的外部性能的模型；（...

一、FPGA与ASICFPGA (Field－Programmable Gate Array)，即现场可编程门阵列；ASIC (Application Specific Integrated Circuit)，即专用集成电路；FPGA 是作为ASIC领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA与ASIC的主要区别为：...

五、赋值语句和块语句5.1 赋值语句在Verilog HDL中，信号有两种赋值方式：非阻塞赋值和阻塞赋值；（1）非阻塞赋值(b<=a)在语句块中，非阻塞赋值语句所赋的变量值不能立即就为下面的语句所用；块结束后才能完成这次赋值操作，而所赋的变量值时上一次赋值得到的；在编写可综合的时序逻辑模块时，这是最常用的赋值方法；（2）阻塞赋值(b=a)赋值语句执行完后，块才...

数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。1．组合逻辑概念组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。通常可以通过真值表的形式表达出来。2．组合逻辑的Verilog HDL 描述根据组合逻辑的电路行为，...

单bit：两级触发器同步（适用于慢到快） 多bit：采用异步FIFO，异步双口RAM 加握手信号 格雷码转换链接：跨时钟域处理https://www.cnblogs.com/ninghechuan/p/9828705.html跨时钟域信号传输（一）——控制信号篇 https://www.cnblogs.com/IClearner/p/6485389.html跨时钟...

1、建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输出端的数据必须保持不变的最小时间。【补】建立时间违约怎么办1）增大时钟周期，但这意味着速度下降，一般不会这么处理2）重新分配关键路径，将过长的关键路径中的一部分逻辑从关键路径中剥离出来，放到相邻的时序级里，使每一级里面的时序长度相差无几。前提是不破坏系统...

相关文章：【转载】FPGA中亚稳态——让你无处可逃https://www.cnblogs.com/houxiliang/p/8990801.html亚稳态以及测试逻辑实现 https://blog.csdn.net/DdiIcey/article/details/77720197补充：负建立时间和负保持时间负保持时间触发器数据D端和时钟CK端从管脚到内部...

当考虑逻辑门的延迟时间对电路产生的影响，信号经过逻辑门电路都需要一定的时间，由于不同路径上门的级数不同，信号经过不同路径传输的时间不同，或者门的级数相同但各个门延迟时间有差异，也会造成传输时间不同竞争与冒险是逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲（又称过渡干扰脉冲）的现象。在门电路中，两个输入信号同时向两个相反方向的逻辑状态转换，即一个从低电平变为高电平，一个从高电平变为低电平...

相关文章链接：时序约束与时序分析 https://wenku.baidu.com/view/73c8376125c52cc58bd6bebb.html在FPGA设计环境下添加时序约束的方法 https://wenku.baidu.com/view/1c870dfc7cd184254a353587.htmlFPGA STA(静态时序分析) https://www.cnb...

基础知识：verilog 不可综合语句 （1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，i...