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System verilog
文章平均质量分 84
好记性,不如烂笔头。
一点一点的进步
数字ic设计
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verilog语法中+:和-:用法
verilog语法中+:和-:主要用来进行位选择。 位选择从向量net、向量 reg、整数变量或时间变量中提取特定位。可以使用表达式寻址该位。如果位选择超出地址边界或位选择为 x 或 z,则引用返回的值应为 x。声明为实时或实时的变量的位选择或部分选择应被视为非法。 向量net、向量 reg、整数变量或时间变量中的几个连续位可以被寻址,称为部分选择。有两种类型的部分选择,常量部分选择和索引部分选择。向量 reg 或 net 的常量部分选择由以下语法给出: vect[msb_expr:lsb...原创 2021-12-09 11:43:36 · 15436 阅读 · 0 评论 -
Verilog中generate的使用
Verilog中的generate语句常用于编写可配置的、可综合的RTL的设计结构。它可用于创建模块的多个实例化,或者有条件的实例化代码块。然而,有时候很困惑generate的使用方法,因此看下generate的几种常用用法。generate的结构类型我们常用generate语句做三件事情。一个是用来构造循环结构,用来多次实例化某个模块。一个是构造条件generate结构,用来在多个块之间最多选择一个代码块,条件generate结构包含if--generate结构和case--generate形式。转载 2021-11-15 19:03:40 · 28761 阅读 · 0 评论 -
SystemVerilog----类中面向对象编程OOP的基础概念
一、面向对象编程(OOP)概述OOP(Object Oriendted Programming),即面向对象编程。OOP使用户能够创建复杂的数据类型,并且将它们跟使用这些数据类型的程序紧密结合在一起。在SV中,类可以定义在program、module、packge中,或者这些块之外的任何地方,并且类可以在模块和程序中使用。当项目中,单独类文件太多时,可以使用包(package)将一组相关的类和类型定义捆绑在一起。面向对象编程OOP,即将一切事物和具体问题进行抽象概括,并将其看作是一类对象。数据抽原创 2021-11-20 21:15:44 · 740 阅读 · 0 评论 -
SystemVerilog----任务(task)和函数(function)
目录1.概述2.任务和函数的区别3. 任务和函数中的参数传递(值传递和引用传递)4.任务函数返回值5、program块和module模块的区别1.概述类似于C语言,函数(function)和任务(task)可以提高代码的复用性和整洁度。 它们的目的都在于将大型的过程块切分为更细小的片段,而便于阅读和代码维护。 相比于大家更为熟悉的函数,SV引入了任务的概念。function与task之间有相同点和不同点。2.任务和函数的区别 函数function ...原创 2021-11-21 15:04:57 · 15137 阅读 · 1 评论